數(shù)字解調(diào)器設(shè)計與實現(xiàn)

引言

在傳統(tǒng)的通信技術(shù)中，中頻解調(diào)單元均采用模擬方法進(jìn)行處理，即采用模擬濾波器、混頻器、乘法器和壓控振蕩器等模擬器件進(jìn)行電路實現(xiàn)，從而導(dǎo)致所設(shè)計通信電路結(jié)構(gòu)復(fù)雜、體積大。另外模擬器件功耗和內(nèi)部噪聲都比較大，且抗干擾能力差，易受外界環(huán)境影響，不能保證長時間穩(wěn)定可靠地工作。因此，這種傳統(tǒng)的中頻解調(diào)電路不能實現(xiàn)對數(shù)字信號的最佳接收。

相對于模擬電路，數(shù)字電路具有傳輸速度快、傳輸距離遠(yuǎn)、抗干擾能力強、傳輸誤碼率低等優(yōu)勢。通信技術(shù)正向著模擬到數(shù)字化的方向快速發(fā)展，基于數(shù)字信號處理與高速數(shù)字電路開發(fā)技術(shù)的數(shù)字化通信技術(shù)正成為現(xiàn)代通信的中堅力量。

隨著超大規(guī)模集成電路的發(fā)展以及半導(dǎo)體工藝的進(jìn)步,通信技術(shù)中解調(diào)算法的數(shù)字化實現(xiàn)已經(jīng)成為現(xiàn)代測控通信技術(shù)的發(fā)展趨勢。QPSK解調(diào)方式由于具有包絡(luò)恒定、解調(diào)處理過程誤碼率低、解調(diào)效率高等特點而被廣泛應(yīng)用于現(xiàn)代通信系統(tǒng)中。

本文在對QPSK數(shù)字解調(diào)原理進(jìn)行深入研究后，利用FPGA開發(fā)軟件對解調(diào)過程中載波同步及位同步等關(guān)鍵技術(shù)模塊進(jìn)行了電路搭建，并對解調(diào)器功能進(jìn)行了仿真分析和在線驗證。仿真分析及在線測試結(jié)果表明該中頻數(shù)字解調(diào)系統(tǒng)功能穩(wěn)定，性能良好，能夠滿足實際工程需求。

1QPSK中頻數(shù)字解調(diào)原理

本文所設(shè)計的QPSK中頻數(shù)字解調(diào)器，首先接收前端的中頻調(diào)制信號，然后對其進(jìn)行數(shù)字下變頻處理，最后將所得到的信號通過低通濾波器處理，從而恢復(fù)基帶碼元信號。由于調(diào)制載波與本地載波具有一定的頻差及相位偏差，本文通過數(shù)字Costas載波同步環(huán)對本地數(shù)控振蕩器產(chǎn)生載波頻率進(jìn)行動態(tài)調(diào)整，從而更好地恢復(fù)基帶碼元信號。由于信道傳輸延遲，解調(diào)端采樣時鐘與調(diào)制端采樣時鐘不能完全同步,為了對載波恢復(fù)數(shù)據(jù)進(jìn)行更準(zhǔn)確的抽樣判決，本文采用基于Gardner算法的位同步環(huán)路對原始基帶碼元序列進(jìn)行了更好的恢復(fù)。

1.1數(shù)字Costas載波同步環(huán)

為了實現(xiàn)數(shù)字解調(diào)功能，通常采用的載波同步環(huán)路有逆調(diào)制環(huán)、M次方環(huán)和Costas環(huán)。逆調(diào)制載波同步環(huán)和M次方環(huán)通常用在低速解調(diào)場合，不能滿足現(xiàn)代測控通信高速解調(diào)的要求。

相比于其它幾種載波同步環(huán)路，數(shù)字Costas載波同步環(huán)具有更快的輸出響應(yīng)，環(huán)路工作更加穩(wěn)定，環(huán)路模型內(nèi)部參數(shù)靈活可變。因此，在本文設(shè)計的數(shù)字解調(diào)器中采用數(shù)字Costas環(huán)完成載波同步過程，其原理框圖1所示。

圖1數(shù)字Costas載波同步環(huán)

由圖1可知，本文設(shè)計的數(shù)字Costas載波同步環(huán)路由正交雙通道組成，輸入調(diào)制信號分別與同相和正交載波頻率相乘，將混頻輸出分別經(jīng)過低通濾波器得到基帶信號，兩路基帶信號通過數(shù)字鑒相器得出環(huán)路誤差信號，并將此誤差信號作為數(shù)控振蕩器反饋輸入信號，從而產(chǎn)生所需載波頻率，保證載波同步環(huán)路更快地進(jìn)入鎖定狀態(tài)。

為了通過數(shù)字Costas載波同步環(huán)更好地實現(xiàn)環(huán)路誤差估計，通常在兩路基帶信號進(jìn)入數(shù)字鑒相器之前，先通過硬限幅器將信號幅度限制在一定范圍內(nèi)，從而保證后端電路進(jìn)行更準(zhǔn)確的采樣判決。

假定數(shù)控振蕩器輸出的兩路正交載波分別為cos（ω0t+Δφ）和sin（ω0t+Δφ），根據(jù)實際信道傳輸過程，可知本地載波與調(diào)制載波具有一定的相位差，假定相位誤差表示如下式：

式中（ω0 － ωc）t 為本地載波與調(diào)制載波的頻差，φ0（t）為載波 相位偏差，由此可得鑒相器輸出誤差信號表達(dá)式如下：

為了使載波同步環(huán)路控制更準(zhǔn)確，通常需要將誤差信號經(jīng)過環(huán)路濾波器濾除高頻噪聲干擾。則本文中所設(shè)計載波同步環(huán)路經(jīng)過環(huán)路濾波后，可得誤差信號表達(dá)式如下：

1.2基于Gardner算法的位同步環(huán)

在現(xiàn)代通信系統(tǒng)中，通常采用三種位同步方式完成環(huán)路鎖定：模擬方式、混合方式及數(shù)字方式。

相比于模擬位同步方式，數(shù)字位同步方式具有抗干擾能力強、信道傳輸誤碼率低等優(yōu)點。經(jīng)過對各種位同步方式進(jìn)行比較之后，本文采用基于Gardner算法的數(shù)字插值濾波結(jié)構(gòu)實現(xiàn)位同步。該方法通過比較本地時鐘與接收數(shù)據(jù)碼元時鐘，采用插值抽樣的方法直接獲得位同步時鐘的估計值，進(jìn)而使本地時鐘與接收基帶碼元時鐘同步。數(shù)字內(nèi)插位同步環(huán)路的原理框圖如圖2所示。

圖2數(shù)字內(nèi)插位同步環(huán)路原理圖

圖2中，虛線部分表示位同步反饋環(huán)路,y(mL：)表示插值濾波輸出，m和例分別表示內(nèi)插控制參數(shù)，e表示定時誤差檢測輸出。ADC采樣模塊在外部時鐘的控制下，對接收到的模擬輸入信號進(jìn)行采樣，從而得到數(shù)字化離散信號x(mL)，將其輸入到位同步反饋環(huán)路，進(jìn)而使位同步環(huán)路進(jìn)入鎖定。位同步環(huán)路由插值濾波器、定時誤差檢測模塊、環(huán)路濾波器和內(nèi)插控制器四部分組成：

在進(jìn)行數(shù)字插值濾波器設(shè)計時，通常采用多相結(jié)構(gòu)、橫向結(jié)構(gòu)以及Fallow結(jié)構(gòu)。在低速解調(diào)應(yīng)用場合，通常采用橫向結(jié)構(gòu)進(jìn)行插值濾波器電路實現(xiàn)。多相結(jié)構(gòu)大多應(yīng)用于時變線性濾波器，這種濾波器設(shè)計具有比較復(fù)雜的硬件電路,很難在實際工程中得到應(yīng)用。相比于以上兩種濾波器，基于Farrow結(jié)構(gòu)的數(shù)字插值濾波器易于電路設(shè)計實現(xiàn)，且具有較好的濾波性能，本文在進(jìn)行解調(diào)器電路設(shè)計時，即選用了此種插值濾波器。

定時誤差檢測器是位同步環(huán)路的重要環(huán)節(jié)，只有環(huán)路能夠準(zhǔn)確地檢測出定時誤差，才能保證位同步環(huán)路盡快地鎖定。定時誤差檢測通常有非數(shù)據(jù)輔助算法和數(shù)據(jù)輔助判決算法。非數(shù)據(jù)輔助算法能夠減少位定時信息的使用，通常用在信噪比較低的場合，以Gardner算法應(yīng)用較多；數(shù)據(jù)輔助判決算法能夠增大位定時信息的利用率，通常用在信噪比較高的場合，以最大似然估計算法應(yīng)用較多。經(jīng)過對位同步環(huán)路各項具體指標(biāo)進(jìn)行綜合考慮，本文最終決定采用基于Gardner算法的位同步誤差檢測方法，Gardner算法具有運算效率高,環(huán)路誤差檢測能力強，能夠用在數(shù)據(jù)傳輸速率較高的場合。

環(huán)路濾波器接收誤差檢測器輸出誤差信號，濾除其中高頻噪聲干擾，得到較準(zhǔn)確的誤差信號輸出，從而保證位同步環(huán)路能夠更快地進(jìn)入鎖定狀態(tài)。

內(nèi)插控制器接收環(huán)路濾波器輸出誤差信號e，通過控制內(nèi)插控制器內(nèi)部NCO數(shù)控振蕩器，從而產(chǎn)生內(nèi)插基點控制系數(shù)m和小數(shù)間隔控制參數(shù)加并反饋輸入到插值濾波器，進(jìn)而控制整個位同步環(huán)路正常鎖定。

2QPSK數(shù)字解調(diào)關(guān)鍵模塊的FPGA設(shè)計及功能仿真

傳統(tǒng)的數(shù)字電路設(shè)計主要通過ASIC專用集成電路實現(xiàn)，但ASIC開發(fā)周期長，且不具有可靈活編程的特點，不能滿足現(xiàn)代通信系統(tǒng)的高傳輸速率、高度靈活性的要求。

隨著數(shù)字信號處理技術(shù)的進(jìn)步及超大規(guī)模集成電路的發(fā)展，F(xiàn)PGA因其所具有的各種優(yōu)勢在數(shù)字電路設(shè)計領(lǐng)域得到迅速發(fā)展。FPGA具有豐富的邏輯資源和布線資源，能夠通過軟件編程的方法對電路功能進(jìn)行動態(tài)更改，硬件實現(xiàn)簡單、開發(fā)周期短?，F(xiàn)代測控通信技術(shù)中，通常利用FPGA完成數(shù)字電路設(shè)計。

本文通過對各種指標(biāo)進(jìn)行綜合考慮，決定利用FPGA編程工具完成中頻數(shù)字解調(diào)器電路設(shè)計，其硬件實現(xiàn)原理框圖如圖3所示。

由圖3可以看出，中頻數(shù)字解調(diào)器主要由載波同步環(huán)路和位同步環(huán)路組成。輸入調(diào)制信號先經(jīng)過載波同步模塊消除調(diào)制載波和本地載波的頻偏及相位偏差，然后將載波恢復(fù)基帶數(shù)據(jù)信號通過位同步環(huán)路，從而消除解調(diào)端和調(diào)制端的采樣時鐘偏差。

2.1載波同步模塊FPGA設(shè)計及功能仿真

本文中載波同步模塊主要包括數(shù)字下變頻、低通濾波器、環(huán)路濾波器及數(shù)字鑒相器等模塊。為了降低數(shù)字電路設(shè)計難度，提高數(shù)字電路設(shè)計效率，本文中通過調(diào)用DDSIP核產(chǎn)生

所需載波頻率；利用FPGA開發(fā)軟件內(nèi)部集成的乘法器核完成混頻操作；通過調(diào)用CICCompilerIP核完成低通濾波器的設(shè)計；利用Verilog編程語言允許的加法和移位運算，實現(xiàn)環(huán)路濾波器和數(shù)字鑒相器的設(shè)計。

本文所設(shè)計載波同步模塊系統(tǒng)采樣時鐘為200MHz,輸出載波頻率為40.7MHz，在系統(tǒng)采樣時鐘的驅(qū)動下，每間隔5個載波周期抽取一個采樣點。完成載波同步模塊電路設(shè)計后,利用Modelsim仿真軟件對載波同步環(huán)路關(guān)鍵信號進(jìn)行仿真,得到的仿真波形如圖4所示。

圖4數(shù)字Costas環(huán)關(guān)鍵信號仿真波形

圖4中，信號muti_sin_out和muti_cos_out為數(shù)控振蕩器的兩路正交載波輸出。信號muti_out_i和muti_out_q為數(shù)字下變頻的混頻輸出，從圖4可以看出，混頻輸出波形基本能夠反映輸入基帶信號波形，但是混頻電路輸出信號中混有高頻諧波分量，因而出現(xiàn)如圖所示圖形包絡(luò)。cic_dout」和cic_dout_q為低通濾波器的輸出信號，從圖中可以看出，經(jīng)過低通濾波之后，基帶頻譜中混入的高頻成分被濾除掉，得到的信號波形和輸入基帶數(shù)字序列波形大致相同。信號Jianxiang_out為數(shù)字鑒相器的輸出，從圖中可以看出，數(shù)字鑒相器的輸出具有很小的數(shù)量級，為了對數(shù)控振蕩器進(jìn)行更好地反饋控制，通常需要增加放大電路，將鑒相誤差信號進(jìn)行放大。信號huanlu_out為載波環(huán)路濾波器的輸出，從圖中可以看出,鑒相器輸出波形經(jīng)過平滑濾波，得到環(huán)路濾波輸出作為數(shù)控振蕩器的反饋輸入控制信號。

2.2位同步模塊FPGA設(shè)計及功能仿真

文中位同步電路主要包括插值濾波器、定時誤差檢測模塊、環(huán)路濾波器和內(nèi)插控制器等模塊。具體編程實現(xiàn)時，由于硬件電路不能支持浮點運算，通常需要對位同步環(huán)路內(nèi)部信號進(jìn)行量化處理，在保證位同步環(huán)路能夠正確恢復(fù)原始基帶信號基礎(chǔ)上，為了便于電路實現(xiàn)，通常采取減少內(nèi)插采樣點數(shù)方法，通過插值濾波器對輸入信號進(jìn)行下采樣操作。并且盡量用移位操作代替乘法器的使用，這樣既能夠節(jié)省硬件資源,又能夠提高計算精度。

本文的位同步環(huán)路采用流水線設(shè)計思想，下采樣時鐘為20MHz,完成位同步模塊電路設(shè)計后，利用Modelsim仿真軟件對位同步環(huán)路中關(guān)鍵信號進(jìn)行仿真，得到的仿真波形如圖5所示。

圖5位同步模塊關(guān)鍵信號仿真波形

圖5中，在內(nèi)插控制參數(shù)作用下，輸入調(diào)制信號經(jīng)過插值濾波器后，濾除信號頻譜中的高頻成分，得到較平滑的插值濾波輸出，cz_filter_out_i和cz_filter_out_q分別為插值濾波器I、Q兩路輸出信號。error_detect_out_i和error_detect_out_q分別為定時誤差檢測模塊的I、Q兩路輸出信號，由圖6可以看出，定時誤差檢測電路輸出信號基本能夠反映相鄰采樣點的幅度變化大小。huanlu_filter_out_i和huanlu_filter_out_q分別為環(huán)路濾波器I、Q兩路輸出信號，誤差信號經(jīng)過環(huán)路濾波器之后，高頻成分被濾除掉，環(huán)路濾波輸出波形更加平滑，從而能夠更加準(zhǔn)確地反映誤差檢測模塊輸出誤差信號大小。mk1、uk1及mk2、uk2分別為插值濾波器內(nèi)插基點控制參數(shù)和小數(shù)間隔控制參數(shù)，在內(nèi)插控制參數(shù)作用下，整個位同步環(huán)路能夠更快地完成鎖定。

3測試實驗及結(jié)果

載波同步環(huán)路捕獲帶寬和載波恢復(fù)數(shù)據(jù)誤碼率為數(shù)字Costas載波同步環(huán)的兩個主要指標(biāo)，位同步環(huán)路同步帶寬和位定時數(shù)據(jù)誤碼率為位同步環(huán)路的兩個主要指標(biāo)。

3.1載波同步模塊關(guān)鍵指標(biāo)測試

通過FPGA進(jìn)行編程測試時，可以通過改變NCO數(shù)控振蕩器的初始頻率控制字來產(chǎn)生本地載波與調(diào)制載波的初始頻差，當(dāng)初始頻差增大到一定值時，載波同步環(huán)路不能進(jìn)入鎖定狀態(tài)，此值即為載波同步環(huán)路的最大捕獲帶寬叫

為了便于對解調(diào)器載波同步環(huán)路捕獲帶寬進(jìn)行測試，本文采用Pin碼產(chǎn)生隨機數(shù)作為基帶輸入數(shù)據(jù)，當(dāng)初始頻差設(shè)定為5kHz條件下,利用在線邏輯分析儀的數(shù)據(jù)捕獲及存儲功能,

將載波恢復(fù)I、Q兩路數(shù)據(jù)分別映射到x軸和y軸，可以得到如圖6所示的、隨著時間推移且波形不斷變化的星座圖。

當(dāng)初始頻差分別設(shè)定為5kHz，10kHz及15kHz時載波同步環(huán)路在經(jīng)歷一段時間的不穩(wěn)態(tài)之后，最終能夠進(jìn)入鎖定狀態(tài)，但是當(dāng)初始頻差增大到20kHz條件下，載波同步環(huán)路經(jīng)歷很長時間之后仍然不能進(jìn)入鎖定狀態(tài)。

經(jīng)過大量測試，本文中所設(shè)計載波同步環(huán)路由未鎖定狀態(tài)進(jìn)入到鎖定狀態(tài)，所需時間不超過0.1us,載波同步環(huán)路捕獲帶寬優(yōu)于15kHz。

當(dāng)初始頻差分別設(shè)定為5kHz、10kHz、15kHz、20kHz條件下，經(jīng)過大量的測試，對輸入基帶數(shù)據(jù)和載波恢復(fù)數(shù)據(jù)進(jìn)行大數(shù)據(jù)量統(tǒng)計，并進(jìn)行數(shù)據(jù)比對，可得到如圖7所示的本載波同步環(huán)的誤碼率統(tǒng)計曲線。

由圖7可知，當(dāng)初始頻差為5kHz條件下，隨著環(huán)路逐漸進(jìn)入鎖定狀態(tài)，載波恢復(fù)數(shù)據(jù)誤碼率逐漸降低，直至接近于0；當(dāng)初始頻差為20kHz條件下，環(huán)路不能進(jìn)入鎖定狀態(tài),載波恢復(fù)數(shù)據(jù)誤碼率一直保持較大值。

3.2位同步模塊關(guān)鍵指標(biāo)測試

為了便于位同步環(huán)路同步帶寬的測試，本文在測試過程中利用FPGA內(nèi)部集成的DCM數(shù)字時鐘管理模塊對內(nèi)插采樣頻率進(jìn)行動態(tài)微調(diào)，當(dāng)初始頻差設(shè)定為10kHz條件下，利用在線邏輯分析的數(shù)據(jù)捕獲及存儲功能，將位同步抽樣判決兩路輸出數(shù)據(jù)分別映射到x軸和y軸，可以得到隨著時間推

逐漸增大下采樣初始頻差，當(dāng)初始頻差增大到55kHz時,

位同步環(huán)路經(jīng)過很長時間也不能完成鎖定，表明55kHz的初始頻差已超出了本文所設(shè)計的位同步環(huán)路同步帶寬。

本文針對位同步環(huán)路進(jìn)行大量測試，根據(jù)測試結(jié)果可知位同步環(huán)路同步帶寬優(yōu)于50kHz，位同步環(huán)路鎖定建立時間約為1us。

在不同初始頻差條件下，經(jīng)過大量的測試，對基帶輸入數(shù)據(jù)和位同步插值濾波恢復(fù)數(shù)據(jù)進(jìn)行大量統(tǒng)計，可得到圖8所示的本位同步環(huán)路誤碼率統(tǒng)計曲線。

由圖8可以看出，當(dāng)下采樣初始頻差為10kHz條件下,隨著環(huán)路逐漸進(jìn)入鎖定狀態(tài)，位同步環(huán)路恢復(fù)數(shù)據(jù)誤碼率逐漸降低；當(dāng)下采樣初始頻差為55kHz條件下，環(huán)路不能進(jìn)入鎖定狀態(tài)，位同步環(huán)路恢復(fù)數(shù)據(jù)誤碼率一直保持較大值。

4結(jié)語

本文設(shè)計的基于FPGA的QPSK全數(shù)字中頻解調(diào)器功能穩(wěn)定，性能良好，數(shù)據(jù)傳輸誤碼率可低于10-9量級，載波同步環(huán)路捕獲帶寬優(yōu)于15kHz,位同步環(huán)路同步帶寬優(yōu)于50kHz,可以推廣到實際工程應(yīng)用中。

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