應(yīng)用于并行ADC性能擴展的一種比特滑動流水模數(shù)轉(zhuǎn)換方法

1 引言

隨著現(xiàn)代通信領(lǐng)域中技術(shù)發(fā)展的突飛猛進(jìn),整機系統(tǒng)對模數(shù)轉(zhuǎn)換提出了更高的要求。例如軟件無線電系統(tǒng),其中的關(guān)鍵問題就是模數(shù)轉(zhuǎn)換電路的高速（即高轉(zhuǎn)換速率或高采樣頻率）、高分辨率（即高轉(zhuǎn)換位數(shù)）等性能要求的實現(xiàn)。在高速領(lǐng)域,現(xiàn)有的模數(shù)轉(zhuǎn)換以并行轉(zhuǎn)換為主,但是由于其電路規(guī)模隨著分辨率的提高而呈指數(shù)式的增長（即2N -1,N為轉(zhuǎn)換位數(shù)）以及由2N-1 個比較器的亞穩(wěn)態(tài) 和失配而引起的閃爍碼所造成的輸出不穩(wěn)定,很難實現(xiàn)8位以上的高分辨率,而且功耗和體積較大,難以滿足實際使用的要求。針對并行模數(shù)轉(zhuǎn)換的局限,本文提出了一種采用分段量化和比特滑動技術(shù)的流水并行式模數(shù)轉(zhuǎn)換電路,較好地結(jié)合了并行式和逐次逼近比較式兩種模數(shù)轉(zhuǎn)換各自的長處,在保證高速工作的同時,可實現(xiàn)并行式難以實現(xiàn)的8位以上的高分辨率模數(shù)轉(zhuǎn)換,而且比現(xiàn)有的流水并行式模數(shù)轉(zhuǎn)換電路]更進(jìn)一步簡化結(jié)構(gòu)、減少寄存器數(shù)量、降低功耗,更有利于集成化。

假設(shè)對任意波形信號在某一時刻采樣值 A0進(jìn)行n位的二進(jìn)制量化結(jié)果為： D1D2…Dn ,則A0可以表示為：A0=VR(D1+D-2+…+2-(n-1)Dn)+δn(1)其中,是A0經(jīng)過 n位二進(jìn)制量化后的量化誤差,D1 是A0與VR相比較的結(jié)果： D1=1 A0VR0A0VR將其適當(dāng)變形后可得：A0=VRD1+VR(2-1+…+2-(n-1)Dn)+δn(2)

將（2）式中的2-1D 2移至等式的左邊,然后等式兩邊同時乘以2得：重復(fù)上述過程可得： A1=2(A0-VRD1)=VRD2+VR(2-1D3+…+2-(n-2)Dn)+22+δn(3)重復(fù)上述過程可得：A1=2(A0-VRD1)=VRD2+VR(2-1D4+…+2-(n-3)Dn)+22δnAn=2(An-1-VRDN)=2nδn(4)

其中,Di+1 是Ai與VR相比較的結(jié)果：Di+1=1AVR0AVR i="0",1,n-1(5)Ai+1=2(Ai-VRDi+1)(6)現(xiàn)再假設(shè)對A0進(jìn)行 k位的二進(jìn)制量化(2≤k?????? A0=VR(d1+2-1d2+…+2-(n-1)dk)+δk（7）

其中,δk是A0經(jīng)過 k位二進(jìn)制量化后的量化誤差,重復(fù)上述過程可得：A1=2(A0-VRD1)=VRD2+VR(2-1D4+…+2-(n-2)dk)+2δkAk=2(Ak-1-VRDN)=2kδk(8)

其中,di+1是與 VR相比較的結(jié)果（i=0,1,…, k-1。）。然后再設(shè)對Ak進(jìn)行n -k位的二進(jìn)制量化的結(jié)果為：dk+ 1dk+2…d n,則Ak又可以表示為： Ak="VR"(d=+1+2-1dk+2+…+2-(n-2)dn)+δn

其中,是經(jīng)過n-k位二進(jìn)制量化后的量化誤差,重復(fù)上述過程可得：

Ak+1=2(Ak--VRdk+1)=VRD2+VR(2-1D4+…+2-(n-2)dk)+2δnAn=2(An-1-VRdn)=2(n-k) δn

其中,di+1 是與VR相比較的結(jié)果（i=k ,k+1…,n-1。）。

由（2）、（7）兩式可得,D 1和d1都是A0 與VR相比較的結(jié)果,因此有：d 1=D1。再由（3）、（8）兩式可得：。如此一直遞推下去,最后可得：d2= D2,,…,dn=D n,,。這樣就證明了對任意波形信號電壓A 0進(jìn)行一次n位二進(jìn)制量化和i次分段 ni位二進(jìn)制量化（∑ni=n）是等效的,而且,其模擬余量A n也可以用于擴展模數(shù)轉(zhuǎn)換的量化比特數(shù)（即提高轉(zhuǎn)換的分辨率）。 因此,完全可以將模擬信號先經(jīng)過位數(shù)較少的模數(shù)轉(zhuǎn)換電路進(jìn)行粗轉(zhuǎn)換,然后將其模擬余量再送入多位高速并行模數(shù)轉(zhuǎn)換電路進(jìn)行高速、高分辨率的模數(shù)轉(zhuǎn)換。

現(xiàn)有流水并行式模數(shù)轉(zhuǎn)換就是將延遲逐次比較式A/D轉(zhuǎn)換電路[4]在時間上的串行工作轉(zhuǎn)化為單個模塊的流水式串行工作,對輸入信號進(jìn)行粗轉(zhuǎn)換,然后再采用多位高速并行模數(shù)轉(zhuǎn)換電路對粗轉(zhuǎn)換的模擬余量進(jìn)行高速、高分辨率的模數(shù)轉(zhuǎn)換。

在12位流水并行式模數(shù)轉(zhuǎn)換電路[5] 中,轉(zhuǎn)換時間為：

t31c=t1c=t3ctCA+tSH(9)而與位數(shù) n無關(guān)。其中,t31C是整個模數(shù)轉(zhuǎn)換電路的轉(zhuǎn)換時間,t1C是8位并行模數(shù)轉(zhuǎn)換電路的轉(zhuǎn)換時間,t3C是流水式電路的轉(zhuǎn)換時間, tCA是流水式電路的比較單元CA的延遲時間, tSH是流水式電路的采樣保持單元SH的采樣保持時間。這種模數(shù)轉(zhuǎn)換電路由于受到tCA和tSH 的限制,轉(zhuǎn)換速率難以進(jìn)一步提高。

為了提高轉(zhuǎn)換速率,就得設(shè)法減少t CA 或tSH,本文提出一種比特滑動流水并行模數(shù)轉(zhuǎn)換方法,將 12位流水并行式模數(shù)轉(zhuǎn)換電路[4]中的采樣保持單元全部省去, 然后在CA1之前加上一個采樣保持單元SH,并且采樣保持單元SH及各個比較單元CA 1～CAn內(nèi)部均采用超高速器件,其轉(zhuǎn)換原理如圖1所示。只要所設(shè)計的比較單元CA1～CAn 和采樣保持單元SH滿足以下條件：


tCA<1/n*tSH（10）

則CA1～CAn 就能在SH保持時間內(nèi)快速完成n位逐次比較。因而,轉(zhuǎn)換時間變?yōu)椋?

T31C=T1C=T3CTSH（11）

而在tSH時間內(nèi)與 tCA無關(guān),從而可以提高轉(zhuǎn)換速率,并且節(jié)省了器件、減少了電路規(guī)模和功耗。至于n的大小可根據(jù)轉(zhuǎn)換速度和分辨率的要求、比較單元和采樣保持單元的延遲時間和器件成本等實際應(yīng)用因素來設(shè)定,因而稱之為比特滑動。

比特滑動流水并行式模數(shù)轉(zhuǎn)換方法的轉(zhuǎn)換過程是,首先將輸入的模擬電壓Vi經(jīng)過SH采樣保持為 A0,然后經(jīng)過CA1～CAn 逐級比較,得到n位數(shù)字轉(zhuǎn)換結(jié)果,并送鎖存器DL,在時鐘控制下同時輸出D1～Dn 。最后,輸出模擬余量An到m位并行AD 轉(zhuǎn)換器,繼續(xù)進(jìn)行轉(zhuǎn)換,并在時鐘控制下輸出m位數(shù)字輸出 Dn+1～Dn +m,從而完成n+m位高速高分辨率模數(shù)轉(zhuǎn)換。

采用如上所述原理,設(shè)計了一個4位比特滑動流水模數(shù)轉(zhuǎn)換電路,并進(jìn)行了PSPICE仿真。其仿真電路系統(tǒng)如圖2所示。其中,比較單元CA由比較器MAX908和運算放大器AD8055組成,其內(nèi)部電路結(jié)構(gòu)如圖3所示, tCA達(dá)到8ns;采樣保持單元SH由模擬開關(guān)MAX4614和運算放大器AD8055 組成,其內(nèi)部電路結(jié)構(gòu)如圖4所示,tSH 達(dá)到100ns,是能克服美國AD公司采樣保持電路AD585缺陷且性能優(yōu)于AD585的新結(jié)構(gòu)SH電路,新SH電路的捕捉時間t AC="40ns"、孔徑時間tAP=10ns。以上這些都滿足（10）式的要求,因此,根據(jù)（11）式轉(zhuǎn)換時間 t3C可取100ns。

4位比特滑動流水模數(shù)轉(zhuǎn)換電路的時域仿真結(jié)果如圖5所示。其中,VI 為信號發(fā)生器輸出的2.5MHz正弦信號;AO 為采樣保持單元SH的輸出,由于采用了新結(jié)構(gòu),速度提高,開關(guān)泄漏減小,保持電壓的跌落變化率減小,精度提高; VO為4 位數(shù)模轉(zhuǎn)換器的模擬輸出。圖5的仿真結(jié)果表明,本文提出的比特滑動流水模數(shù)轉(zhuǎn)換電路工作正常,線性化程度較好,只要按照圖1所示電路接入m位并行AD轉(zhuǎn)換器（ t1C為50ns）,就能構(gòu)成4+m位模數(shù)轉(zhuǎn)換器。