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用XC9572實(shí)現(xiàn)HDB3編解碼設(shè)計(jì)
介紹了HDB3編解碼的原理和方法，給出了用CPLD實(shí)現(xiàn)E1信號(hào)HDB3編解碼的方法，同時(shí)給出了它的實(shí)現(xiàn)原理圖，最后給出了XILINX的XC9500系列可編程邏輯器件的開發(fā)流程。
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在系統(tǒng)可編程模擬器件ispPAC10及其應(yīng)用
介紹lattice半導(dǎo)體公司推出的可編程模擬器件ispPAC10內(nèi)部結(jié)構(gòu)及設(shè)計(jì)應(yīng)用。
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VHDL中Loop動(dòng)態(tài)條件的可綜合轉(zhuǎn)化
論述VHDL中Loop語(yǔ)句動(dòng)態(tài)表達(dá)式的可綜合性問(wèn)題，提出三種解決方法：直接代入法、邊界擴(kuò)充法和計(jì)數(shù)器法，并對(duì)比這三類方法的適用性。
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異步FIFO結(jié)構(gòu)及FPGA設(shè)計(jì)
首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實(shí)現(xiàn)異步FIFO的難點(diǎn)問(wèn)題及其解決辦法；在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對(duì)其進(jìn)行綜合仿真和FPGA實(shí)現(xiàn)。
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3-DES算法的FPGA高速實(shí)現(xiàn)
介紹3-DES算法的概要；以Xilinx公司SPARTANII結(jié)構(gòu)的XC2S100為例，闡述用FPGA高速實(shí)現(xiàn)3-DES算法的設(shè)計(jì)要點(diǎn)及關(guān)鍵部分的設(shè)計(jì)。
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零功耗超快速CPLD器件ispMACH4000Z及其應(yīng)用
介紹了萊迪思半導(dǎo)體公司推出的零功耗超快速?gòu)?fù)雜中編程邏輯器件ispMACH4000Z的特征、結(jié)構(gòu)和原理。
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基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)
簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語(yǔ)言以及原理圖的輸入方式來(lái)設(shè)計(jì)數(shù)字邏輯電路的過(guò)程和方法。
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硬件描述語(yǔ)言HDL的現(xiàn)狀與發(fā)展
從數(shù)字系統(tǒng)設(shè)計(jì)的性質(zhì)出發(fā)，結(jié)合目前迅速發(fā)展的芯片系統(tǒng)，比較、研究各種硬件描述語(yǔ)言。
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基于FPGA的總線型LVDS通信系統(tǒng)設(shè)計(jì)
本文介紹一種基于總線型LVDS的通信系統(tǒng)方案，以及利用FPGA芯片實(shí)現(xiàn)系統(tǒng)核心模塊的設(shè)計(jì)方法。
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用CPLD實(shí)現(xiàn)單片機(jī)讀寫模塊
介紹實(shí)現(xiàn)單片機(jī)與Xilinx公司XC9500系列可編程邏輯器件的讀寫邏輯功能模塊的接口設(shè)計(jì)，以及Xilinx公司的XC9500系列可編程邏輯器件的開發(fā)流程。
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用FPGA實(shí)現(xiàn)數(shù)據(jù)遠(yuǎn)距離的高精度傳輸
詳細(xì)闡述一種利用交錯(cuò)編碼的思想，來(lái)改遠(yuǎn)距離通信質(zhì)量的新設(shè)計(jì)。
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用CPLD控制曼徹斯特編解碼器
討論如何使用CPLD實(shí)現(xiàn)單片機(jī)與曼徹斯特編解碼器的接口。
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基于FPGA的多路模擬量、數(shù)字量采集與處理系統(tǒng)
提出一種基于FPGA技術(shù)的多路模擬量、數(shù)字量采集與處理系統(tǒng)的設(shè)計(jì)方案，分析整個(gè)系統(tǒng)的結(jié)構(gòu)，并討論FPGA內(nèi)部硬件資源的劃分和軟件的設(shè)計(jì)方案等。
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在PLD開發(fā)中提高VHDL的綜合質(zhì)量
介紹可編程邏輯器件的開發(fā)流程，敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發(fā)中的應(yīng)用。
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固定幾何結(jié)構(gòu)的FFT算法及其FPGA實(shí)現(xiàn)。
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