DDR2的設(shè)計經(jīng)驗經(jīng)典流程-1
DDR2的設(shè)計經(jīng)驗經(jīng)典流程
EDA中國 撰寫
一、 獲取設(shè)計要求參數(shù)
1、DDR信號:
主要分為以下5類:
<1>Data線(0-63)
<2>Address線(0-13)
<3>Command線
<4>Control線
<5>CLK線 (0-3)
<6>電源線
2.獲得電氣參數(shù)要求(如:阻抗要求)
DDR_DQS100歐
DDR_CLK100歐
DDR_command60歐
DDR_Control 60歐
DDR -_Data 60歐
二、確定疊構(gòu)
1.從加工商了解板材以及相關(guān)參數(shù),
2. 通過設(shè)計經(jīng)驗結(jié)合仿真工具確定最佳疊構(gòu)。
確定如下疊層結(jié)構(gòu):
根據(jù)數(shù)據(jù)傳輸特性和DATASHEET要求將DDR線分成
1)DDR_command (BUS):
a)M_a_a0….. M_a_a13
b) M_a_bs0….M_a_bs2
c) M_a_Cas#
d) M_a_Ras#
e) M_a_We#
2)DDR_Control (BUS):
a) M_cke0,M_cke1,
b) M_cs#0,M_cs#1,
c) M_odt0,M_odt1
3)DDR_DATA (8 X BUS):
①DDR_D0
a) M_A_DQ0…M_A_DQ7
b) M_A_Dm0
c) M_A_DQs0, M_A_DQs#0
②DDR_D1
--------
⑧ DDR_D7
a) M_A_DQ56…M_A_DQ63
b) M_A_Dm7
c) M_A_DQs7, M_A_DQs#7
4) DDR_CLK (DVI):
① DDR_CLK0
a) M_CLK_Ddr#0
b) M_CLK_Ddr0
② DDR_CLK1
a) M_CLK_Ddr#1
b) M_CLK_Ddr1
將BUS和差分對分類信息輸入Constraint Manager,同時參考疊構(gòu)結(jié)合仿真工具和設(shè)計經(jīng)驗將(線寬,間距,拓撲結(jié)構(gòu)等)規(guī)則參數(shù)輸入Constraint Manager
三、布局
Constraint Manager驅(qū)動布局。
主要元件定位:
考慮:1. 從機構(gòu)角度講,一般DDR連接器的位置是機構(gòu)外型決定,CPU的位置是由NET關(guān)系和DDR信號的要求物理參數(shù)決定,用測量工具測量大致定位,
2.考慮到一些長度控制約束和時序匹配問題,建議將元件中心距控制在最短限長線的2/3左右,可以結(jié)合ConstraintManager和DRC功能來近一步確認。
3.連接長度限制線,當(dāng)走線不在Constraint允許范圍內(nèi),軟件會顯示DRC,ConstraintManager也會顯示其超出值,為布局調(diào)整提供依據(jù)。
當(dāng)走線在Constraint允許范圍內(nèi),Constraint Manager也會顯示需要后續(xù)饒線長度,為饒線空間提供參考依據(jù)。
周邊電路布局:
BGA區(qū)域3mm內(nèi)不能放器件,一般為4mm,便于BGA的貼裝,
DDR部分布局
考慮:DXF、DFM、電氣特性和電源分配,做出以下布局: