基于DDS驅(qū)動PLL結(jié)構(gòu)的Ka波段頻率綜合器

　　1 引言

　　毫米波系統(tǒng)在雷達與制導、電子對抗、毫米波通信、遙感遙測等領(lǐng)域中有廣泛的應(yīng)用。作為毫米波系統(tǒng)的關(guān)鍵部件-毫米波頻率源，它性能的好壞直接影響著系統(tǒng)的整體性能。直接式頻率合成是獲得高性能毫米波頻率源的一個重要方式，但是它體積大、設(shè)備復(fù)雜、雜散也較大。數(shù)字鎖相集成器件出現(xiàn)以來，鎖相式頻率合成器得到迅速發(fā)展，但是當需要窄頻率步進時，環(huán)路帶寬需要降低，致使鎖定時間變長，不能滿足快速跳頻的要求。DDS的出現(xiàn)恰好可以彌補這一缺陷，但是它輸出頻率上限太低，寬帶雜散大。在實際的應(yīng)用中，可以采用上述幾種方法相結(jié)合的方式，來彌補單獨應(yīng)用某種方式所具有的局限性。本文即根據(jù)毫米波雷達對頻率源的要求，選用用DDS 和混頻 PLL相結(jié)合的方式，實現(xiàn)高分辨率、低雜散信號輸出。

　　2 系統(tǒng)方案

　　本文需設(shè)計一頻率分辨率優(yōu)于1MHz，相位噪聲優(yōu)于-85dBc/Hz@1KHz, 優(yōu)于-90dBc/Hz@10KHz;雜散抑制優(yōu)于55dBc，跳頻時間優(yōu)于50微秒的毫米波頻率源.采用“X波段頻綜+毫米波四倍頻”方案。對X 波段頻綜的相噪要求即提升為-97dBc/Hz@10kHz, -102dBc/Hz@10kHz，頻率步進為0.25MHz，帶內(nèi)雜散<-67dBc.為了實現(xiàn)較高的X波段頻綜指標，我們將DDS和鎖相環(huán)結(jié)合起來，取DDS和鎖相環(huán)長處，避其短處。引入DDS，并由其高頻率分辨率，高頻率轉(zhuǎn)化速度特性來保證系統(tǒng)的高分辨率、捷變頻。同時采用將DDS 輸出 信號與DDS參考時鐘信號上變頻方案和在反饋支路中引入混頻器的混頻鎖相環(huán)結(jié)構(gòu)來減小環(huán)路總分頻比，實現(xiàn)系統(tǒng)的低相位噪聲性能，對DDS頻率、參考分頻比和環(huán)路分頻比的三重調(diào)節(jié)，回避了大雜散的DDS頻點。

　　系統(tǒng)方案如下圖1所示。

　　圖1 頻率綜合器的系統(tǒng)方案圖

　　3 電路設(shè)計

　　3.1 DDS及PLL電路設(shè)計

　　DDS電路部分選用AD9858芯片，它是一種性能優(yōu)良的DDS器件，由一個低功耗DDS內(nèi)核，一個32位相位累加器，14位相位失調(diào)調(diào)整電路和一個1 GSPS 10位DAC組成。這種新型的DDS在以1 GHz內(nèi)部時鐘速率驅(qū)動時能直接產(chǎn)生高達400MHz的頻率。并且其32位控制字能提供0.233Hz的調(diào)頻分辨率。根據(jù)本電路的指標要求，采用100M參考晶振信號3倍頻后驅(qū)動AD9858，選擇雜散性能較好的53-58MHz頻段輸出,再與300M晶振信號上變頻后送入PLL環(huán)路。

　　PLL模塊在本電路設(shè)計中尤為重要.我們采用ADF4153鎖相環(huán)芯片。對于ADF4153來說,用于計算輸出頻率的參數(shù)有輸入?yún)⒖紩r鐘頻率、反饋分頻值(即N Divider寄存器中的IN T值和FRAC值) 、參考頻率分頻值(即R Divider寄存器中的R值和MOD值) 和參考頻率倍頻值(即控制寄存器中的D值) 。計算公式如下：

　　RFout = FPFD×( INT +( FRAC/MOD ) (1)

　　FPFD = REFin ×(1 +D) /R (2)

　　其中, RFout 是VCO的輸出信號頻率;REFin是輸入ADF4153的參考時鐘頻率;MOD為分辨率系數(shù),值的范圍2～4095; IN T為所設(shè)反饋分頻值的整數(shù)部分,值的范圍31～511; FRAC為所設(shè)反饋分頻值的小數(shù)部分,值的范圍0～MOD; D為輸入?yún)⒖碱l率倍頻值, R為參考頻率分頻系數(shù),值的范圍1～15。因為DDS輸出信號與300M信號上變頻后超過了ADF4153參考輸入頻率的上限,所以選用了單獨的數(shù)字分頻器HMC394,故將4153內(nèi)的R置為1,D置為0。同時為了獲得較好的雜散性能，本設(shè)計采用整數(shù)分頻,故將FRAC置為0,MOD置為2。

　　環(huán)路濾波器的實現(xiàn)較為容易.選用三階無源環(huán)路濾波器設(shè)計實現(xiàn)。由于本電路的分辨率由DDS控制實現(xiàn),所以可以將PLL的鑒相頻率適當取高,綜合考慮頻率調(diào)節(jié), 鑒相頻率中心值取為20MHz,同時結(jié)合器件及工程經(jīng)驗,環(huán)路帶寬取為500KHz左右,相位余量初始值設(shè)定為48度.經(jīng)ADIsimPLL軟件可方便得計算出環(huán)路濾波器各元器件的參數(shù)。

　　由于采用混頻鎖相環(huán),9.6G本振信號與VCO輸出8.7-8.8GHz信號相混頻得800-900M中頻信號,所以環(huán)路實際上鎖定的是800-900M的信號.鎖相環(huán)電路仿真結(jié)果如下圖2示。

　　圖2 相位噪聲仿真圖

　　由圖2可見,仿真相噪結(jié)果優(yōu)于設(shè)計值。[!--empirenews.page--]

　　3.2 微波倍頻鏈路的設(shè)計

　　由于采用了混頻鎖相環(huán)結(jié)構(gòu)，所以需要設(shè)計9.6GHz的微波倍頻鏈路。如圖1可見首先將100MHz 高頻譜純度晶振信號3倍頻到300MHz,濾波放大后功分三路，一路作DDS參考時鐘，一路作DDS上變頻的本振信號，剩下一路經(jīng)2*16倍頻鏈到9.6GHz，濾波放大后做混頻器MIX2的射頻輸入.為了保持信號相噪不產(chǎn)生較大惡化，在倍頻鏈電路設(shè)計過程中，我們一是選擇好性能合適的器件，二是合理設(shè)計信號功率電平，不出現(xiàn)低功率點，否則附加噪聲引入的相噪將可能占主導地位。

　　由于600MHz信號 16 倍頻到 9.6GHz后要加濾波器對其諧波及雜散進行濾除。所以選用3階微帶發(fā)夾型濾波器濾波器進行濾波。

　　3.3 X波段功分器設(shè)計

　　由圖1可見，VCO輸出信號，一路送入到毫米波倍頻，另一路則是為PLL提供混頻所需要的本振信號，所以需要設(shè)計8.7GHz-8.8GHz功分器。其仿真模型及仿真結(jié)果如圖3，圖4所示。由仿真結(jié)果可見，該功分器較好地完成了設(shè)計任務(wù)。

　　圖3 功分器的仿真模型

　　圖4 功分器的仿真結(jié)果

　　3.4 毫米波4倍頻電路設(shè)計

　　毫米波4倍頻鏈路部分，選用毫米波四倍頻器和單片放大器放大后輸出。

　　3.5 電路布板

　　整體上，腔體上下雙面布板，腔體正面為鎖相環(huán)、DDS、電源及控制電路,背面為9.6GHz倍頻鏈、毫米波部分。為了防止各功能模塊之間的信號相互干擾,正背面腔體均分腔隔離設(shè)計。

　　4 結(jié)論

　　本文介紹了一種Ka波段頻率源的方案和電路仿真設(shè)計，該頻率源將 DDS 和混頻鎖相環(huán)結(jié)合起來，取長補短，使整個系統(tǒng)具有窄步進，捷變頻，低相噪，低雜散的特性。