MPEG-4編碼器在BF561上的優(yōu)化
1 ADSP-BF56l結(jié)構(gòu)特點(diǎn)
ADSP-BF561是采用對(duì)等的雙核結(jié)構(gòu)，可以很好地執(zhí)行兩種任務(wù)，且開發(fā)人員可以隨意分配任務(wù)來(lái)平衡雙核之間的負(fù)載。如圖1所示，每一個(gè)Blackfin內(nèi)核包含兩個(gè)乘／累加器(MAC)，兩個(gè)40位的ALU，四個(gè)視頻專用8位ALU和一個(gè)40位移位器。運(yùn)算單元處理來(lái)自寄存器組的8位、16位或者32位數(shù)據(jù)。每個(gè)MAC每周期可完成一個(gè)16位乘16位的乘法運(yùn)算，并把結(jié)果累加到40位的累加器中，提供8位的精度擴(kuò)展。ALU單元執(zhí)行標(biāo)準(zhǔn)的算術(shù)和邏輯運(yùn)算，由于兩個(gè)ALU具備對(duì)16位或32位數(shù)據(jù)操作的能力，因此運(yùn)算單元具備的靈活性可以滿足各種應(yīng)用中信號(hào)處理的要求。每個(gè)32位的輸入寄存器可以作為兩個(gè)16位的寄存器，因此每個(gè)ALU可以完成非常靈活的單16位算術(shù)運(yùn)算。通過(guò)把寄存器當(dāng)作兩個(gè)16位的操作數(shù)使用，雙16位或單32位操作可以在一個(gè)周期中完成。更好地利用第二個(gè)ALU，四個(gè)16位操作可以簡(jiǎn)單地完成，加速了每個(gè)周期的吞吐量。強(qiáng)大的40位移位器功能豐富，可以對(duì)數(shù)據(jù)進(jìn)行移位、循環(huán)移位、歸一化、提取和存儲(chǔ)等操作。運(yùn)算單元所使用的數(shù)據(jù)來(lái)自具有16個(gè)16位操作數(shù)或8個(gè)32位操作數(shù)的寄存器組。
同時(shí)BF561把存儲(chǔ)器視為一個(gè)統(tǒng)一的4 GB地址空間，使用32位地址并采用分級(jí)存儲(chǔ)器結(jié)構(gòu)。Level1(L1)存儲(chǔ)器一般以全速運(yùn)行，沒(méi)有或只有很少的延遲。Level 2(L2)／Level 3(L3)分布在片內(nèi)或片外，對(duì)它的訪問(wèn)會(huì)耗費(fèi)多個(gè)處理器周期。在L1級(jí)，指令存儲(chǔ)器只存放指令，兩個(gè)數(shù)據(jù)存儲(chǔ)器存放數(shù)據(jù)，一個(gè)專用的臨時(shí)數(shù)據(jù)存儲(chǔ)器存放堆棧和局部變量信息。在L2／L3級(jí)可以存放指令和數(shù)據(jù)。
2 編碼器整體結(jié)構(gòu)
以BF561為核心構(gòu)成的MPEG-4編碼器結(jié)構(gòu)如圖2所示，其中BF561為編碼處理器，完成視頻采集控制以及基于MPEG-4的壓縮編碼等工作；與之相連的視頻解碼芯片選用ADI公司提供的ADV7183，它是10位ADC的增強(qiáng)型視頻解碼器，其內(nèi)含三個(gè)精確模／數(shù)轉(zhuǎn)換器(ADCs)和完整的自動(dòng)增益控制(AGC)電路。BF561與ADV7183之間通過(guò)其專用視頻接口PPI接口相連，并通過(guò)I2C總線協(xié)議完成對(duì)ADV7183內(nèi)部寄存器的讀／寫操作。[!--empirenews.page--]
3 編碼器優(yōu)化方案
3．1 基于Cache和DMA的優(yōu)化
Blackfin系列DSP多級(jí)存儲(chǔ)結(jié)構(gòu)，其代碼從內(nèi)部L1指令存儲(chǔ)器運(yùn)行、中間數(shù)據(jù)及常用參數(shù)從內(nèi)部L1數(shù)據(jù)存儲(chǔ)器讀取或存放時(shí)，才能實(shí)現(xiàn)最佳性能。但是MPEG-4算法大量的算法導(dǎo)致代碼不可能放入L1指令存儲(chǔ)器中，大量的中間數(shù)據(jù)和參數(shù)也不可能僅存放在L1數(shù)據(jù)存儲(chǔ)器中，所以要考慮如何更好地利用處理器上的L1存儲(chǔ)器才能讓系統(tǒng)的性能達(dá)到最佳。指令Cache，數(shù)據(jù)DMA，這是目前最流行的系統(tǒng)模型，多數(shù)的嵌入式媒體處理器都是基于這樣的想法而設(shè)計(jì)的。
使用高速緩存機(jī)制允許編程者訪問(wèn)大的、低成本的外部存儲(chǔ)器。它的工作方式是：在需要的時(shí)候自動(dòng)將代碼讀入L1指令存儲(chǔ)器。這使編程者不必繁瑣地將代碼從內(nèi)部存儲(chǔ)器移入移出。指令高速緩存有助于以更為有效的方式從外部存儲(chǔ)器預(yù)取指令。
相比于指令管理方面使用指令Cache，在數(shù)據(jù)管理上使用DMA顯得是自然而然的。但是在優(yōu)化過(guò)程中還是注意了以下幾個(gè)問(wèn)題：
(1)由于BF561的外部總線是32位寬的，所以用32位DMA能最大程度地提高數(shù)據(jù)存取的性能。
(2)基于寄存器的DMA和基于描述符的DMA兩種DMA工作方式的選取?；诩拇嫫鞯腄MA中，處理器直接對(duì)DMA控制寄存器編程來(lái)初始化一個(gè)傳送。因?yàn)榧拇嫫鞑槐貜膬?nèi)存中裝載，并且內(nèi)核不必保存描述符，因此，基于寄存器的DMA提供了最好的DMA控制器性能。相反在基于描述符的DMA操作中，可以對(duì)一個(gè)DMA通道進(jìn)行編程，以便在當(dāng)前傳送隊(duì)列完成后，自動(dòng)設(shè)置和重啟其他的DMA傳送過(guò)程。在管理一個(gè)系統(tǒng)的DMA過(guò)程時(shí)，基于描述符的模型可以提供最大的靈活性?；谏厦娴目紤]，在視頻采集模塊中我們選了基于描述符的DMA控制方式，而在其他模塊中選取基于寄存器的DMA方式。
(3)當(dāng)數(shù)據(jù)在內(nèi)部存儲(chǔ)器移動(dòng)時(shí)，盡量不使用標(biāo)準(zhǔn)C語(yǔ)言中的memepy()函數(shù)，而使用MemDMA的方式，這樣可以減少CPU等待時(shí)間。
3．2 存儲(chǔ)器管理策略優(yōu)化
對(duì)于通常的嵌入式媒體處理器，片上存儲(chǔ)器都不夠存儲(chǔ)一個(gè)完整的視頻幀，因此系統(tǒng)必須依賴L3外部RAM來(lái)支持對(duì)大緩沖區(qū)進(jìn)行相對(duì)較快的訪問(wèn)。因此對(duì)片外存儲(chǔ)器的訪問(wèn)必須精心設(shè)計(jì)，以保證較優(yōu)的數(shù)據(jù)吞吐。以下是筆者在優(yōu)化過(guò)程中總結(jié)的一些關(guān)鍵步驟：
(1)分組類似傳送來(lái)減小存儲(chǔ)器總線出送方向切換的次數(shù)。以相同的方向訪問(wèn)外存是是最有效率的(如連續(xù)的讀或者寫)。例如，當(dāng)訪問(wèn)片外SDRAM時(shí)，16個(gè)讀16個(gè)寫總比單獨(dú)的16個(gè)讀／寫要快，這是由于先寫再讀而導(dǎo)致的延遲。對(duì)外存的隨機(jī)訪問(wèn)會(huì)產(chǎn)生高概率的總線中轉(zhuǎn)。因此在給定的方向上充分利用控制傳輸數(shù)量的能力是重要的。
對(duì)于MemDMA流，當(dāng)期望共享可用的DMA總線帶寬時(shí)，可編程的DMA控制器以輪流選擇每個(gè)數(shù)據(jù)流的方式進(jìn)行固定數(shù)量的傳送。在每條DMA總線上，這個(gè)“方向控制”工具在DMA資源的優(yōu)化使用方面是一個(gè)重要的考慮。通過(guò)分組同方向地傳送在一起，其提供了一種方法來(lái)管理DMA總線傳送方向的頻繁變動(dòng)。當(dāng)使用方向控制特性時(shí)，DMA控制器優(yōu)先級(jí)保證在DMA或存儲(chǔ)器總線上，與前一次傳送據(jù)具有相同讀／寫方向的數(shù)據(jù)傳輸，直到方向控制計(jì)數(shù)器溢出，或停止傳送，或傳送過(guò)程中自己改變方向。當(dāng)方向計(jì)數(shù)器歸零時(shí)，DMA控制器改變其優(yōu)先選擇方向?yàn)橄喾吹臄?shù)據(jù)流動(dòng)。
(2)保持SDRAM的行打開及實(shí)現(xiàn)多次數(shù)據(jù)傳送。每次訪問(wèn)SDRAM都會(huì)花費(fèi)幾個(gè)SCLK(系統(tǒng)時(shí)鐘周期)，特別是如果需要的SDRAM的行還沒(méi)有被激活時(shí)。一旦一行是激活的，就能從一整行中讀取數(shù)據(jù)而不必每次訪問(wèn)該行的時(shí)候再打開?；蛘呖梢赃@樣理解：每個(gè)SCLK周期訪問(wèn)存儲(chǔ)器的任何位置都是可能的，只要這些位置在SDRAM的同一行中。關(guān)閉一行需要多個(gè)SDRAM時(shí)鐘周期，因此，連續(xù)的行關(guān)閉能嚴(yán)格限制SDRAM的吞吐量。
一個(gè)SDRAM的頁(yè)錯(cuò)失可花費(fèi)20～50個(gè)CCLK(核時(shí)鐘周期)。Blackfin系列DSP可以最多同時(shí)打開四個(gè)SDRAM行，從而減少設(shè)置時(shí)間。應(yīng)用程序應(yīng)當(dāng)通過(guò)適當(dāng)放置數(shù)據(jù)緩沖區(qū)和管理訪問(wèn)來(lái)利用打開的SDRAM塊，原則就是把可能同一時(shí)間訪問(wèn)的緩沖區(qū)分配到不同的SDRAM塊中。
3．3 基于雙核結(jié)構(gòu)的優(yōu)化
一片BF561內(nèi)包含了兩個(gè)完全相同的Blackfin內(nèi)核，這使其擁有比同系列芯片更為強(qiáng)勁的運(yùn)算能力。因此想要充分發(fā)揮其能力就必須更具其結(jié)構(gòu)特性為編碼器設(shè)定合適的整體構(gòu)架。通常的方式有兩種，一種是非對(duì)稱的程序設(shè)計(jì)模式，另外一種為對(duì)稱的程序設(shè)計(jì)模式。顧名思義，非對(duì)稱模式就是兩個(gè)內(nèi)核完成不同的處理任務(wù)，這種模式下，兩個(gè)內(nèi)核好像是兩個(gè)單獨(dú)的處理器，它們之間不共享代碼。不共享或者只共享少量的數(shù)據(jù)。而對(duì)稱的程序設(shè)計(jì)模式比較適合于處理器任務(wù)較為單一，但運(yùn)算量比較大的情況，更能發(fā)揮雙核在運(yùn)算能力方面的優(yōu)勢(shì)。
基于上面的分析，選擇了對(duì)稱的程序設(shè)計(jì)模式，而且是基于運(yùn)算量考慮的對(duì)稱模型，即兩個(gè)核各負(fù)責(zé)半幀圖像的壓縮，另外A核還負(fù)責(zé)系統(tǒng)初始化以及輸入／輸出中斷的響應(yīng)，B核還負(fù)責(zé)時(shí)間字符的疊加以及時(shí)間計(jì)算等，這樣最大程度上平衡了兩個(gè)核的工作量。此外，在L2存儲(chǔ)器中定義了兩個(gè)核都需要的變量，以及控制雙核同步的信號(hào)量等。雙核協(xié)作工作的過(guò)程以及同步方式如圖3所示。
[!--empirenews.page--]4 編碼器測(cè)試
在此分別采用foreman．yuv和Brige_close．yuv兩個(gè)標(biāo)準(zhǔn)序列對(duì)編碼其性能進(jìn)行測(cè)試，圖4～圖7為效果圖。
優(yōu)化前后的兩種序列圖像的性能對(duì)比如表1所示。
采用實(shí)時(shí)采集的圖像進(jìn)行測(cè)試時(shí)，優(yōu)化前圖像模糊、不連續(xù)，說(shuō)明編碼速度小于采集速度；優(yōu)化后圖像清晰連續(xù)，說(shuō)明編碼器的編碼速度已經(jīng)達(dá)到25 f／s以上，達(dá)到了D1格式實(shí)時(shí)采集壓縮的性能要求。
將優(yōu)化后的編碼算法應(yīng)用到實(shí)際視頻采集系統(tǒng)中，得到優(yōu)化前后的圖像如圖8、圖9所示，實(shí)驗(yàn)結(jié)果表明，本文優(yōu)化后的編碼器可以得到很好的效果。
5 結(jié)語(yǔ)
在此論述一款基于BF561 DSP的MPEG-4編碼器的優(yōu)化方案，通過(guò)實(shí)驗(yàn)驗(yàn)證了編碼器的編碼效率達(dá)到了PAL制式25 f／s@D1的要求，可以充分滿足實(shí)時(shí)監(jiān)控、視頻圖像存儲(chǔ)等方面的應(yīng)用。
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