ASIC設計

55nm創(chuàng)新工藝震動消費類終端ASIC設計服務市場

兼容65nm IP、功耗大幅降低堪比40nm，富士通半導體ASIC/COT業(yè)務部明年將推出兩套創(chuàng)新的55nm工藝模型，對成本、上市時間和功耗極其敏感的消費終端ASIC設計意義重大。近日，在西安舉辦的2011中國半導體行業(yè)協(xié)會集成電路

55nm創(chuàng)新工藝震動消費類終端ASIC設計服務市場

兼容65nm IP、功耗大幅降低堪比40nm，富士通半導體ASIC/COT業(yè)務部明年將推出兩套創(chuàng)新的55nm工藝模型，對成本、上市時間和功耗極其敏感的消費終端ASIC設計意義重大。近日，在西安舉辦的2011中國半導體行業(yè)協(xié)會集成電路

基于H.264的Exp-Golomb解碼器ASIC設計

本文的研究目標是設計H．264標準中的Exp-Golomb解碼器，在對其算法進行深入探討的基礎上，提出了一種高效且低成本的ASIC實現(xiàn)方案。 Exp-Golomb編碼原理及解碼算法分析 在H．264基本規(guī)范中，除了殘差變

第四屆SoCIP年會即將召開

21ic訊 S2C Inc.宣布，由它組織的第四屆SoCIP年會即將于2011年5月24日及26日分別在上海與北京召開。此次年會結(jié)合了技術研討會與展商展示兩大板塊，旨在向中國展示世界最先進的SoC/ASIC設計技術。參加者至少可以與15家

SoCIP年會即將在上海北京召開

快速SoC/ASIC原型驗證解決方案供應商--S2C Inc.宣布，由它組織的第四屆SoCIP年會即將于2011年5月24日及26日分別在上海與北京召開。此次年會結(jié)合了技術研討會與展商展示兩大板塊，旨在向中國展示世界最先進的SoC/A

Cadence為復雜的FPGA/ASIC設計提高驗證效率

全球電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司 ，日前宣布在幫助ASIC與FPGA設計者們提高驗證效率方面取得最新重大進展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標準的全面支持，600多

平臺ASIC架構(gòu)突破傳統(tǒng)ASIC設計局限性

采用先進半導體工藝，結(jié)構(gòu)化ASIC平臺可以提供更多經(jīng)預定義、預驗證和預擴散的金屬層，并支持各種存儲器接口，能簡化接口設計和時序問題。本文詳細介紹了結(jié)構(gòu)化ASIC平臺的這些特點和性能。 最新的ASIC設計架構(gòu)能夠大大

市調(diào)公司Semico調(diào)整ASIC市場

在由Xilinx主辦的會議上市調(diào)公司Semico的Richard Wawrzyniak’s作了有關全球ASIC市場的報告。Semico對于傳統(tǒng)的ASIC市場將只有低增長的預測,而可編程邏輯電路(PLD)在帶寬與可移動聯(lián)結(jié)等日益增長的需求推動下將有

基于ASIC設計的手工綜合研究

針對IC前端設計中的關鍵技術，即將寄存器傳輸級(RTL)描述的手工綜合成門級網(wǎng)表，通過人工參與的方式，運用數(shù)字電路設計知識將行為級代碼用一些最基本的邏輯門(比如與非門、非門、或非門等)按照時應的綜合電路模型得出其相應的門級電路。在ASIC設計過程中運用這種方法，不僅優(yōu)化電路的結(jié)構(gòu)，且能保證邏輯功能的正確性，同時可降低傳輸過程中的延遲，提高芯片設計的可靠性。因此，研究ASCI設計中的手工綜合具有重要的實用價值。

基于FPGA的芯片設計及其應用

過去，半導體行業(yè)一直關注的兩個目標是縮小體積和提高速率。近 40年來，對這些目標的追求促使行業(yè)發(fā)展符合摩爾定律，性能和電路密度每18個月翻倍。導致技術高速發(fā)展，蘊育了計算機革命、互聯(lián)網(wǎng)革命以及現(xiàn)在的無線通信

Gartner：2008年IC設計外包業(yè)務成長趨緩

根據(jù)市場研究機構(gòu)Gartner公司所進行的一項調(diào)查顯示，歷經(jīng)全球景氣衰退的沖擊，2008年芯片設計項目外包的成長腳步逐漸減緩；對于IC設計服務供貨商而言，2009年將是決定成敗關鍵的一年。 Gartner公司表示，這項針對40家

2009年ASIC設計數(shù)量將減少22%

據(jù)市場調(diào)研公司Gartner，F(xiàn)PGA正在取代ASIC，全球金融危機將在2009年加劇這一趨勢?，F(xiàn)在二者的設計數(shù)量之比為30比1。Gartner表示，由于經(jīng)濟危機促使廠商推遲甚至取消設計，預計2009年ASIC設計數(shù)量將減少22%。據(jù)Gartne

高密度IC設計中面臨的ASIC與FPGA的抉擇

在過去10年間，全世界的設計人員都討論過使用IC">ASIC或者FPGA來實現(xiàn)數(shù)字電子設計的好處。通常這些討論將完全定制IC的性能優(yōu)勢和低功耗與FPGA的靈活性和低NRE成本進行比較。設計隊伍應當在ASIC設計中先期進行NRE投資

ASIC設計工程師，如何才能保住你的飯碗？

ASIC設計工程師有著不錯的職業(yè)前景，只要他們不會在需要提高技能水平的時候還“紋絲不動”。就像一個資深工程師所解釋的那樣，并不是今天不需要那么多的ASIC設計人才，而是將來技術的發(fā)展將改變工程師在技術行業(yè)的角色。

ASIC設計工程師，如何才能保住你的飯碗？

ASIC設計工程師，如何才能保住你的飯碗？

Synopsys公司拓樸繪圖技術助ST加速ASIC設計