如何設(shè)計基于FPGA的內(nèi)部LVDS接收器？看完就懂了！

本文中，小編將對基于FPGA的內(nèi)部LVDS接收器設(shè)計予以介紹，如果你想對本文的詳細情況有所認識，或者想要增進對該設(shè)計的了解程度，不妨請看以下內(nèi)容哦。

一、本文設(shè)計相關(guān)基本概念

基于FPGA的內(nèi)部LVDS接收器設(shè)計之前，有必要了解一下相關(guān)的基本概念。

1、FPGA

FPGA設(shè)計不是簡單的芯片研究，主要是利用 FPGA 的模式進行其他行業(yè)產(chǎn)品的設(shè)計。 與 ASIC 不同，F(xiàn)PGA在通信行業(yè)的應用比較廣泛。通過對全球FPGA產(chǎn)品市場以及相關(guān)供應商的分析，結(jié)合當前我國的實際情況以及國內(nèi)領(lǐng)先的FPGA產(chǎn)品可以發(fā)現(xiàn)相關(guān)技術(shù)在未來的發(fā)展方向，對我國科技水平的全面提高具有非常重要的推動作用。

與傳統(tǒng)模式的芯片設(shè)計進行對比，F(xiàn)PGA 芯片并非單純局限于研究以及設(shè)計芯片，而是針對較多領(lǐng)域產(chǎn)品都能借助特定芯片模型予以優(yōu)化設(shè)計。從芯片器件的角度講，F(xiàn)PGA 本身構(gòu)成 了半定制電路中的典型集成電路，其中含有數(shù)字管理模塊、內(nèi)嵌式單元、輸出單元以及輸入單元等。在此基礎(chǔ)上，關(guān)于FPGA芯片有必要全面著眼于綜合性的芯片優(yōu)化設(shè)計，通過改進當前的芯片設(shè)計來增設(shè)全新的芯片功能，據(jù)此實現(xiàn)了芯片整體構(gòu)造的簡化與性能提升。

2、LVDS

LVDS（Low Voltage Differential Signaling）是一種低振幅差分信號技術(shù)。它使用幅度非常低的信號（約350mV）通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。它能以高達數(shù)千Mbps的速度傳送串行數(shù)據(jù)。由于電壓信號幅度較低，而且采用恒流源模式驅(qū)動，故只產(chǎn)生極低的噪聲，消耗非常小的功率，甚至不論頻率高低功耗都幾乎不變。此外，由于LVDS以差分方式傳送數(shù)據(jù)，所以不易受共模噪音影響。LVDS的技術(shù)特點包括：

①高速傳輸能力。在ANS/EIA/EIA-64定義中的LVDS標準，理論極限速率為1.923Gbps，恒流源模式、低擺幅輸出的工作模式?jīng)Q定著IVDS具有高速驅(qū)動能力。

②低功耗特性。LVDS器件是用CMOS工藝實現(xiàn)的，而CMOS能夠提供較低的靜態(tài)功耗；當恒流源的驅(qū)動電流為3.5mA，負載（100Ω終端匹配）的功耗僅為1.225mW；LVDS的功耗是恒定的，不像CMOS收發(fā)器的動態(tài)功耗那樣相對頻率而上升。恒流源模式的驅(qū)動設(shè)計降低了系統(tǒng)功耗，并極大地降低了頻率成分對功耗的影響。雖然當速率較低時，CMOS的功耗比LVDS小，但是隨著頻率的提高，CMOS的功耗將逐漸增加，最終需要消耗比LVDS更多的功率。通常，當頻率等于200MSps時，LVDS和CMOS的功耗大致相同。

③供電電壓低。隨著集成電路的發(fā)展和對更高數(shù)據(jù)速率的要求，低壓供電成為急需。降低供電電壓不僅減少了高密度集成電路的功率消耗，而且減少了芯片內(nèi)部的散熱壓力，有助于提高集成度。LVDS的驅(qū)動器和接收器不依賴于特定的供電電壓特性，這決定了它在這方面占據(jù)上峰。

二、基于FPGA的內(nèi)部LVDS接收器設(shè)計

1、∑一△ADC原理

∑一△ADC的核心是∑一△調(diào)制器和數(shù)字濾波器。∑一△調(diào)制原理在半個多世紀前已經(jīng)提出，但在20世紀90年代才廣泛應用到ADC設(shè)計中?！埔弧鰽DC的模型如圖1所示。

從圖中可以看到，乏一△架構(gòu)的ADC主要由左邊方框內(nèi)模擬∑一△調(diào)制器和右邊的數(shù)字濾波器組成?！?△調(diào)制器包含1個積分器、1個ADC和1個構(gòu)成反饋環(huán)路的DAC。采用線性系統(tǒng)分析方法，先令e(n)=O，考察積分器的差分方程：

由公式(7)可以看出，在Z變換域，調(diào)制器對信號只是延遲，而對噪聲進行差分處理。因為差分器具有高通濾波器特性，因此噪聲被高通濾波，調(diào)制器對應的時域輸出為：

2、LVDS收發(fā)器標準及其原理

LVDS是一種低壓低功耗的高速串行差分數(shù)據(jù)傳輸標準，在高速數(shù)據(jù)互聯(lián)和數(shù)據(jù)通信領(lǐng)域得到廣泛的應用，主流的FPGA器件都集成了高速的LVDS收發(fā)器。LVDS收發(fā)傳輸框圖如圖2所示。

在圖2中，LVDS發(fā)送端的4個開關(guān)管交叉控制3．5mA電流源在接收端的流向。電流在100Ω電阻上建立約350 mV的電壓差，接收器通過比較電壓的極性來判決是邏輯“1”還是邏輯“0”。LVDS驅(qū)動器是電流型，對電源波動不敏感，功耗很低，1路LVDS傳輸功耗為35 mA×350 mV=1．2 mW。由于采用差分傳輸方式，LVDS收發(fā)器可以很好地消除共模干擾，提高系統(tǒng)電磁兼容性能。利用FPGA集成的LVDS接收器，配合少量外圍器件，即可在FPGA內(nèi)部實現(xiàn)ADC。

3、用FPGA集成的LVDS接收器實現(xiàn)ADC

參考第2部分的∑一△架構(gòu)的ADC原理，在FPGA內(nèi)部實現(xiàn)ADC的框圖如圖3所示。

在圖3中，虛線框內(nèi)表示在FPGA內(nèi)部實現(xiàn)。外部僅需要1個1 kΩ的電阻和1個1 nF的電容作為模擬積分器，輸入信號和積分器輸出值在LVDS接收器進行比較，比較結(jié)果被量化成數(shù)據(jù)比特流，經(jīng)過寄存器后輸出到CIC(Cascaded Integrated Comb)濾波器及其后續(xù)的數(shù)字濾波模塊，同時通過1個FPGA引腳作為1位的DAC，輸出到外部的積分器。在數(shù)字濾波模塊里面，CIC濾波器累加量化的比特流并恢復成18位數(shù)的量化值，同時通過大倍數(shù)的抽取，把數(shù)據(jù)率降低；CICCOMP是15階FIR濾波器，用于補償CIC濾波器幅頻響應。抽取器是31階FIR低通濾波器，降低數(shù)據(jù)率并進一步濾除帶外的噪聲。整個系統(tǒng)運行于49．152 MHz時鐘下，采樣數(shù)據(jù)經(jīng)過CIC進行512倍抽取后，數(shù)據(jù)率降為96 kHz，最后經(jīng)過低通濾波器進行2倍抽取，數(shù)據(jù)率降為48 kHz。

4、FPGA內(nèi)部實現(xiàn)的ADC實驗分析

測試結(jié)果如下圖所示：

圖4上半部分波形是輸入的信號和頻譜，下半部分波形是經(jīng)過ADC采樣后通過DAC輸出的波形和頻譜。從圖中可以看到，盡管受限于板載DAC的位數(shù)，DAC后面也沒有抗混疊濾波器，僅將ADC的18位量化值高8位輸出，但波形和頻譜完全沒有失真。輸出波形上疊加的高頻噪聲是DAC轉(zhuǎn)換引入的，可以通過濾波器濾除。信號源產(chǎn)生20 Hz～20 kHz的音頻信號，ADC輸出的波形和頻譜均沒有失真，FPGA在3．3 V的I／O電壓下，ADC最大輸入信號的峰值電壓約O．8 V，輸出信號SNR約為50 dB。

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