關鍵詞：ADC10065；ADC；差分輸入；圖像采集
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ＡＤＣ１００６５是美國國家半導體公司推出的一款低功耗、單電源供電的ＣＭＯＳ 模數轉換器。該芯片在３Ｖ單電源供電時，能以６５ＭＳＰＳ的采樣速率將模擬信號轉為精確的１０ 位數字信號，而功耗僅為６８．４ｍＷ，其備用模式時的功耗僅為１４．１ｍＷ。ＡＤＣ１００６５片內采用具有數據糾錯功能的差分總線結構。
因而可在最小的功耗條件下提供極優(yōu)秀的動態(tài)性能。該器件可廣泛應用于超聲波和圖像采集、蜂窩基站／通信接收機、聲納／雷達、ｘＤＳＬ、無線局域網、數據采集系統以及ＤＳＰ 前端。
ＡＤＣ１００６５的主要特性如下：
●３Ｖ單電源供電；
●滿標度輸入擺幅可在２．０ Ｖｐ－ｐ,１．５ Ｖｐ－ｐ,０或 １．０ Ｖｐ－ｐ四種輸入信號中選擇；
●具有４００ＭＨｚ－３ｄＢ的輸入頻寬；
●具有靜態(tài)工作模式；
●帶有片內基準源和采樣保持放大電路；
●具有二進制補碼數據格式輸出；
●可調整的輸出驅動適合２．５Ｖ和３．３Ｖ系列的邏輯器件接口。
下面是ＡＤＣ１００６５的主要參數：
●分辨率：１０Ｂｉｔｓ；
●轉換速率：６５ＭＳＰＳ；
●ＦＰＢＷ（全功率帶寬）：４００ＭＨｚ?
●ＤＮＬ（差分非線性）：±０．３ ＬＳＢ；
●ＳＮＲ(信噪比ｆＩＮ＝３２ＭＨｚ) ：５９．３ｄＢ ；
●ＳＦＤＲ(無差錯動態(tài)范圍ｆＩＮ＝３２ＭＨｚ時)：－８０ｄＢ；
●數據延遲：６個時鐘周期；
●參考電壓：＋３．０Ｖ；
●６５ＭＨｚ時的功耗為：６８．４ｍＷ。
圖2
２ 引腳功能
圖１為ＡＤＣ１００６５的引腳排列，該器件采用２８腳ＴＳＳＯＰ封裝，各引腳的基本功能如下（括號中為引腳號）：
ＶＩＮ－，ＶＩＮ＋（１２，１３）：模擬信號輸入端。在１．２Ｖ參考電壓下，滿標度輸入擺幅為１．０Ｖｐ－ｐ。單端操作時，ＶＩＮ＋可與ＶＣＯＭ連接。
ＶＲＥＦ（６）：參考電壓（１．５Ｖ）引腳,使用時應通過一個１μＦ的旁路電容連接到ＶＳＳＡ。
ＶＲＥＦＴ，ＶＣＯＭ，ＶＲＥＦＢ（７，４，８）：ＶＲＥＦＴ和ＶＲＥＦＢ僅為高阻抗參考旁路管腳，而ＶＣＯＭ則可用作設置輸入公用電壓ＶＣＭ，這三個引腳都應當連接０．１μＦ的旁路電容。
ＣＬＫ（１）：數字時鐘輸入端。輸入頻率范圍為１０ＭＨｚ～６５ＭＨｚ，輸入在時鐘的上升沿有效。
ＤＦ（１５）：該引腳為高電平時，輸出為二進制補碼，該腳低電平時，輸出為偏移二進制碼。
ＳＴＢＹ（２８）：靜態(tài)備用模式管腳。高電平時，該器件轉到備用模式。
ＩＲＳ（５）：輸入范圍選擇管腳。該腳接ＶＤＤＡ時， 滿標度輸入擺幅為２ＶＰ－Ｐ，接ＶＳＳＡ時為１．５ＶＰ－Ｐ，懸空時為１ＶＰ－Ｐ。
Ｄ０～Ｄ９（１６～２０，２３～２７）：數據輸出端。Ｄ０是二進制輸出數據的最低有效位，Ｄ９是最高有效位。
ＶＤＤＡ（２，９，１０）：模擬電源正極。需與一個３Ｖ的直流電源相連并連接一０．１μＦ的旁路電容到模擬地。電容應緊靠這些引腳，距離不超過１ｃｍ處。同時還應并聯一４．７μＦ的電容到模擬地。
ＶＳＳＡ（３，１１，１４）：模擬地。
ＶＤＤＩＯ（２２）：數字電源正端。該腳也應用一個０．１μＦ的電容旁路到數字地同時用一個４．７μＦ的電容并聯到數字地。該管腳上的電壓不能超過ＶＤＤＡ電壓３００ｍＶ以上。
ＶＳＳＩＯ（２１）：數字地。使用時應與數字地相連并遠離模擬地。
３ 工作原理
圖２為ＡＤＣ１００６５的內部結構框圖。
該器件由采樣保持、九級差分電路、時鐘控制、數字糾錯、帶隙精密電源、輸出緩沖和管狀數據線等七部分組成。根據ＩＲＳ的狀態(tài)不同，差分輸入端可選擇峰峰值為１Ｖ、１．５Ｖ或２Ｖ的模擬信號，其中心值在ＶＣＭ／２，相位差為１８０°，但是，差分輸入方式可使系統獲得較好的性能。芯片內部唯一的一個采樣保持級可提供４００ＭＨｚ的全功耗帶寬，數字糾錯的多級差分電路則可保證在提供優(yōu)異動態(tài)性能的同時具有較低的功耗。ＡＤＣ１００６５內部的＋１．２Ｖ精密基準電源可用來設置該芯片的輸入信號峰值范圍。在精度要求較高時，也可以使用外部參考電源。其１０位數字輸出格式即可以是偏移二進制碼，也可以是二進制補碼。
圖３給出了ＡＤＣ１００６５的傳輸特性。
４ 應用電路
圖４所示是ＡＤＣ１００６５的典型差分輸入應用電路。圖中，ＡＤＣ１００６５的兩個模擬信號輸入端ＶＩＮ＋，ＶＩＮ－形成差分輸入對，公用模式腳ＶＣＯＭ用來設置共用輸入電壓ＶＣＭ。ＡＤＣ１００６５的工作參考電壓為１．２Ｖ，但在０．８～２．０Ｖ時仍有優(yōu)異性能，較低的電壓可以降低信噪比，三個旁路引腳ＶＲＥＦ、ＶＲＥＦＴ、ＶＲＥＦＢ上的０．１μＦ電容主要用來降低噪聲電流。由于模擬輸入端內部的開關動作會消耗一定的能量，同時會附加一定的噪聲信號，因此，應在每一輸入端串接一１８Ω電阻，同時跨接一２５ｐＦ電容，這些元件應盡量放置在靠近芯片的位置，輸入端是系統最敏感的部位，同時也是濾波的最后機會。
圖4
由于ＣＬＫ信號用于控制采樣過程，因此，該信號應穩(wěn)定、低抖動，范圍應在１０ＭＨｚ～６５ＭＨｚ、上升／下降時間應小于２ｎｓ，其引線應盡可能短，不能跨越任何引線，特別不能有９０°跨越。ＣＬＫ信號有時也驅動片內狀態(tài)機，如果它中斷或頻率太低，芯片內電容的電荷將放電從而可能引起輸出數據精度的降低。ＣＬＫ的占空比對Ａ／Ｄ轉換器性能影響也很大，一般要求４０％～６０％，最好為５０％。
ＡＤＣ０１００６５有１０位與ＴＴＬ／ＣＭＯＳ兼容的輸出端，捕捉一位有效數據的簡單方式就是在時鐘的上升沿鎖存數據。當驅動高電容總線時，要特別小心，由于電容的充電效應，驅動的電容越大，瞬間通過ＶＤＤＩＯ、ＶＳＳＩＯ的電流越大，這個充電尖峰脈沖可引起片內噪聲，并可能耦合到模擬電路，以至于降低芯片的動態(tài)性能。另外，總線電容也可引起輸出延遲時間的增加，從而使得輸出數據的鎖存變的困難。為了減小噪聲，必須最小化數據輸出端的負載電流。為此，可在ＡＤＣ輸出和外接的其它電路之間加一級數據緩沖器。
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