基于DDS芯片AD9852的雷達(dá)回波模擬器設(shè)計(jì)

摘要 基于直接數(shù)字頻率合成技術(shù)DDS的原理，分析了影響DDS頻率輸出的核心因素。在此基礎(chǔ)上仿真驗(yàn)證了相位累加器的位數(shù)對(duì)DDS頻率輸出的作用。介紹了一種DDS芯片AD9852并基于這種芯片提出了一種雷達(dá)回波模擬器的設(shè)計(jì)，并分析了DDS芯片的優(yōu)缺點(diǎn)。該設(shè)計(jì)能夠穩(wěn)定地產(chǎn)生70 MHz載頻的雷達(dá)回波，較好地模擬出所需回波。

關(guān)鍵詞 DDS;相位累加器;AD9852

直接數(shù)字頻率合成技術(shù)(DDS)是繼直接頻率合成技術(shù)和鎖相環(huán)式頻率合成技術(shù)之后的第三代頻率合成技術(shù)，它的原理是在采樣頻率一定的條件下，通過控制兩次連續(xù)采樣之間的相位增量來改變所得的離散序列頻率，然后經(jīng)保持和濾波，唯一回復(fù)出該頻率的模擬信號(hào)。與其他頻率合成方法相比，直接數(shù)字頻率合成器具有頻率街邊速度快、頻率分辨率高、輸出相位連續(xù)、可編程和全數(shù)字化、便于集成等優(yōu)點(diǎn)。本文在分析了DDS的基本原理的基礎(chǔ)上，提出了一種基于DDS芯片AD9852的雷達(dá)回波模擬器的設(shè)計(jì)。

1 DDS原理

1.1 DDS的基本原理

DDS的工作原理是基于相位與幅度的對(duì)應(yīng)關(guān)系，通過改變頻率控制字K來改變相位累加器(位數(shù)為N)的相位累加速度，然后在固定時(shí)鐘的控制下取樣，取樣得到的相位值(取相位累加器的高M(jìn)位)通過相位幅度(ROM查詢表法，即在ROM中存放不同相位對(duì)應(yīng)的幅度序列，然后相位累加器的輸出對(duì)其尋址)。轉(zhuǎn)換得到相位值對(duì)應(yīng)的幅度序列，幅度序列通過數(shù)模轉(zhuǎn)換及低通濾波得到余弦波輸出。DDS原理如圖1所示。

DDS的核心是相位累加器，它由一個(gè)N位相位加法器和一個(gè)N位相位寄存器組成。每生成一個(gè)時(shí)鐘脈沖(頻率為fc)，加法器將頻率控制字K與寄存器輸出的數(shù)組相加，把相加的結(jié)果送到寄存器的數(shù)據(jù)輸出端。寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘脈沖的作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加，當(dāng)相位累加器產(chǎn)生一次溢出時(shí)，則完成了一次周期性操作，這就是DDS合成信號(hào)的周期，溢出頻率是DDS的輸出頻率f0。輸出頻率f0與時(shí)鐘頻率fc、頻率控制字K以及相位累加器位數(shù)的公式為

通過改變頻率控制字K，就可改變輸出頻率的值。由奈奎斯特采樣定理可知，DDS的最大輸出頻率為

fmax=fc/2 (2)

輸出信號(hào)頻率的分辨率即最低的合成頻率為

1.2 DDS的功能仿真

通過DDS的原理可知，實(shí)際運(yùn)用中，輸出頻率f0、時(shí)鐘頻率fc以及相位累加器位數(shù)N均已知，則頻率控制字K為

通過Matlab對(duì)DDS進(jìn)行功能仿真，在相同的輸出頻率f0和時(shí)鐘頻率fc下，改變相位累加器的位數(shù)N，則頻率控制字K也改變，比較最后經(jīng)過DDS仿真的輸出頻率f0。分別設(shè)置輸出頻率為700 Hz，時(shí)鐘頻率為10 kHz，相位累加器的位數(shù)分別設(shè)置為N=7和N=17，最后實(shí)際的輸出頻率如圖2和圖3所示。

由圖2和圖3比較可知，因相位累加器位數(shù)的不同，頻率控制字K也不同，DDS輸出的頻率就不同。相位累加器的位數(shù)N=7時(shí)，實(shí)際輸出的頻率只有626 Hz，距離預(yù)期輸出頻率700 Hz相差較大;而當(dāng)N=17時(shí)，實(shí)際輸出的頻率為701 Hz，接近理想的輸出頻率700 Hz。因此可知，在相同的采樣頻率和預(yù)期的輸出頻率下，相位累加器的位數(shù)N決定了實(shí)際的輸出頻率。即相位累加器位數(shù)N越大，實(shí)際輸出頻率越接近預(yù)期輸出頻率。

2 AD9852芯片

AD9852數(shù)字合成器是一種高集成設(shè)備，它采用先進(jìn)的DDS技術(shù)，配上高速、高性能的D/A轉(zhuǎn)換器來實(shí)現(xiàn)數(shù)字化可編程的合成器功能。當(dāng)接入精確時(shí)鐘源時(shí)，AD9852能產(chǎn)生一種高穩(wěn)定度的，頻率-相位-幅度-可編程的余弦波，這種波可用于通信、雷達(dá)中作為靈活的本振信號(hào)以及其他多種用途。AD9852的改進(jìn)型-高速DDS芯片可提供48位頻率分辨率。截?cái)嗟?7位的相位確保能產(chǎn)生優(yōu)質(zhì)的SFDR.AD9852電路結(jié)構(gòu)，允許輸出信號(hào)的頻率達(dá)150 MHz，這使其數(shù)字上能以每秒100 MHz的速率調(diào)諧成新的頻率。

如圖4所示，AD9852內(nèi)部包括一個(gè)具有48位相位累加器、一個(gè)可編程時(shí)鐘倍頻器、一個(gè)反sinc濾波器、兩個(gè)12位300 MHz DAC，一個(gè)高速模擬比較器以及接口邏輯電路。其主要性能特點(diǎn)如下：(1)300 MHz的系統(tǒng)時(shí)鐘。(2)能輸出一般調(diào)制信號(hào)，F(xiàn)SK，BPSK，PSK，CHIRP和AM等。(3)100 MHz時(shí)具有80 dB的信噪比。(4)內(nèi)部有4～20倍的可編程時(shí)鐘倍頻器。(5)兩個(gè)48位頻率控制字寄存器，能夠?qū)崿F(xiàn)較高的頻率分辨率。(6)兩個(gè)14位相位偏置寄存器，提供初始相位設(shè)置。(7)帶有100 MHz的8位并行數(shù)據(jù)傳輸口或10 MHz的串行數(shù)據(jù)傳輸口。

AD9852有40個(gè)程序寄存器，對(duì)AD9852的控制就是對(duì)這些程序寄存器寫數(shù)據(jù)實(shí)現(xiàn)的。通過并行總線將數(shù)據(jù)寫入程序寄存器時(shí)，實(shí)際只是暫存在I/O緩沖區(qū)中，只有提供更新信號(hào)，這些數(shù)據(jù)才會(huì)更新到程序寄存器。AD9852提供內(nèi)部更新和外部更新兩種更新方式。內(nèi)部更新通過更新時(shí)鐘計(jì)數(shù)器完成，當(dāng)計(jì)數(shù)器計(jì)自減為零后會(huì)產(chǎn)生一個(gè)內(nèi)部更新信號(hào);外部更新需要在外部更新管腳上給予一個(gè)高電平脈沖。默認(rèn)的更新模式為內(nèi)部更新，可以通過設(shè)置控制寄存器0x1F的0位進(jìn)行修改。

3 系統(tǒng)設(shè)計(jì)

3.1 系統(tǒng)組成

3.2 工作原理

如圖5所示，17.5 MHz基準(zhǔn)信號(hào)經(jīng)直接數(shù)字頻率合成器(DDS，采用AD9852)輸出70 MHz+fd的目標(biāo)回波模擬信號(hào)，輸出經(jīng)脈沖調(diào)制器(采用MINI公司RSW-2-25P)形成目標(biāo)回波信號(hào)St(t)?？刂艱SP通過總線(BUS)設(shè)置回波信號(hào)的遲延和DDS輸出信號(hào)的多普勒頻率。

遲延電路組成如圖6所示。XTT=1時(shí)電路正常工作，距離同步基準(zhǔn)信號(hào)R0的前沿使觸發(fā)器DFF翻轉(zhuǎn)，輸出高電平信號(hào)令12位計(jì)數(shù)器退出清零狀態(tài)開始對(duì)17 MHz時(shí)鐘計(jì)數(shù)。計(jì)數(shù)值的高10位(T0-9)與10位遲延時(shí)間鎖存器的值DE0-9進(jìn)行比較，二者相等時(shí)輸出寬度為0.228 6μs的負(fù)脈沖PUL。計(jì)數(shù)器的進(jìn)位信號(hào)RCO經(jīng)反相后使觸發(fā)器復(fù)位。譯碼器對(duì)輸入的A6、A7、CS、WR信號(hào)譯碼，產(chǎn)生鎖存器的數(shù)據(jù)鎖存信號(hào)W0、W1。XTT信號(hào)為0時(shí)，電路關(guān)閉，無PUL信號(hào)輸出。HOLD供AD9852使用，同時(shí)對(duì)數(shù)據(jù)總線信號(hào)D0-7、WR、RD進(jìn)行驅(qū)動(dòng)后供AD9852使用。

3.3 系統(tǒng)參數(shù)

距離遲延范圍為0.23～233.8μs;fd頻率范圍：+400 kHz;頻率分辨為<5 Hz;衰減控制范圍為>70 dB。

3.4 DDS芯片的優(yōu)缺點(diǎn)

DDS芯片的優(yōu)點(diǎn)主要體現(xiàn)在：輸出頻率相對(duì)、帶寬較寬頻率轉(zhuǎn)換時(shí)間短、頻率分辨率極高、相位變化連續(xù)等。輸出頻率帶寬為采樣頻率的50%。DDS是一個(gè)開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這使得DDS的頻率轉(zhuǎn)換時(shí)間極短。若時(shí)鐘的頻率不變，DDS的頻率分辨率就是由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)性。

另外，只要在DDS的波形存儲(chǔ)器存放不同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成、功耗低、體積小、重量輕、可靠性高，且易于程控，使用靈活，因此性價(jià)比較高。

DDS芯片存在的缺陷，主要表現(xiàn)在輸出頻帶范圍有限、輸出雜散大。

由于DDS內(nèi)部數(shù)模轉(zhuǎn)換器(DAC)和波形存儲(chǔ)器(ROM)的工作速度限制，使得DDS輸出的最高頻有限。由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有3個(gè)：相位累加器相位舍位誤差造成的雜散;幅度量化誤差造成的雜散和DAC非理想特性造成的雜散。

4 結(jié)束語

在DDS原理的基礎(chǔ)上，提出了一種基于DDS芯片的雷達(dá)回波模擬器設(shè)計(jì)。該設(shè)計(jì)在實(shí)際運(yùn)用中能夠穩(wěn)定地產(chǎn)生所需要的回波。而且，由于DDS芯片所具有的優(yōu)點(diǎn)，使得其簡(jiǎn)單方便易于操作。隨著低價(jià)格、高時(shí)鐘頻率、高性能的新一代DDS芯片問世，它將在更新領(lǐng)域得到更廣泛的應(yīng)用。