基于VHDL的圖像傳感器TCDl206的驅(qū)動(dòng)設(shè)計(jì)

摘要：介紹圖像傳感器TCDl206的主要特點(diǎn)、結(jié)構(gòu)原理、引腳功能，并詳細(xì)分析其驅(qū)動(dòng)時(shí)序。通過(guò)研究采用VHDL實(shí)現(xiàn)TCDl206驅(qū)動(dòng)脈沖的方法及邏輯設(shè)計(jì)原理，完成了驅(qū)動(dòng)脈沖的VHDL程序設(shè)計(jì)和時(shí)序仿真。仿真結(jié)果證明了該驅(qū)動(dòng)電路的可行性。
關(guān)鍵詞：TCDl206；線(xiàn)陣CCD；驅(qū)動(dòng)時(shí)序；VHDL

    電荷耦合器件CCD(Charge Couple Device)是集光電轉(zhuǎn)換、電荷儲(chǔ)存、電荷轉(zhuǎn)移為一體的新型光電傳感器件。該器件的主要功能是將光學(xué)圖像轉(zhuǎn)換為電信號(hào)。當(dāng)對(duì)其施加特定時(shí)序脈沖時(shí)，其存儲(chǔ)電荷能在CCD內(nèi)作定向移動(dòng)，從而實(shí)現(xiàn)自?huà)呙瑁敵鲭妷盒盘?hào)的大小與CCD單元存儲(chǔ)的電荷多少成正比，CCD單元存儲(chǔ)電荷多少與光的強(qiáng)度和CCD單元光積分時(shí)間成正比。與傳統(tǒng)的光電傳感器相比，CCD圖像傳感器具有輸出噪聲小，動(dòng)態(tài)范圍大，光譜響應(yīng)范圍寬，分辨率高，輸出信號(hào)線(xiàn)性度好，功耗低，體積小，壽命長(zhǎng)等優(yōu)點(diǎn)。而CCD應(yīng)用的關(guān)鍵就是獲取驅(qū)動(dòng)脈沖，這里分析線(xiàn)陣CCD-TCDl206的工作原理和對(duì)驅(qū)動(dòng)時(shí)序的要求，在此基礎(chǔ)上設(shè)計(jì)合理的脈沖產(chǎn)生方案。該設(shè)計(jì)采用復(fù)雜可編程邏輯器件CPLD作為硬件設(shè)計(jì)平臺(tái)，通過(guò)超高速硬件描述語(yǔ)言VHDL描述驅(qū)動(dòng)方案，采用Altera公司的仿真軟件QUARTUS II對(duì)其驅(qū)動(dòng)脈沖進(jìn)行仿真。

1 TCDl206的主要特點(diǎn)
    TCDl206是一款高靈敏度、低暗電流、2 160像元的雙溝道線(xiàn)陣CCD圖像傳感器。由2 236個(gè)PN結(jié)光電二極管構(gòu)成光敏元陣列，其中前64個(gè)和后12個(gè)是用作暗電流檢測(cè)而被遮蔽的，中間2 160個(gè)光電二極管是曝光像敏單元，每個(gè)光敏單元的尺寸為長(zhǎng)14μm、高14μm，中心距亦為14μm。光敏元陣列總長(zhǎng)為30．24 mm。
    TCDl206的主要特性有：1)光敏像元數(shù)為2 160像元；2)像敏單元為：14μmxl 414μm(相鄰像元中心距為14μm)；3)光譜范圍為250～l 100 nm：4)光敏區(qū)域采用高靈敏度PN結(jié)作為光敏單元；5)時(shí)鐘為二相(5 V)；6)內(nèi)部電路包含采樣保持電路，輸出預(yù)放大電路；7)采用22引腳DIP封裝。

2 TCDl206的結(jié)構(gòu)原理和引腳功能
2．1結(jié)構(gòu)原理
    TCDl206是二相電極的雙溝道線(xiàn)型CCD，其結(jié)構(gòu)原理如圖1所示。中間一排是由多個(gè)光敏二極管構(gòu)成的光敏陣列，有效單元為2 160位，其作用是接收照射到CCD硅片的光，并將其轉(zhuǎn)化成電荷信號(hào)，光敏元兩側(cè)是存儲(chǔ)其電荷的MOS電容列一存儲(chǔ)柵。MOS電容列兩側(cè)是轉(zhuǎn)移柵電極SH。轉(zhuǎn)移柵的兩側(cè)為CCD模擬移位寄存器，其輸出部分由信號(hào)輸出單元和補(bǔ)償單元構(gòu)成。

2．2引腳功能
    TCDl206器件采用DIP封裝，各引腳功能如表1所示。

3 驅(qū)動(dòng)時(shí)序及驅(qū)動(dòng)設(shè)計(jì)
3．1驅(qū)動(dòng)時(shí)序分析
    TCDl206在圖2所示的驅(qū)動(dòng)脈沖作用下工作。當(dāng)SH脈沖高電平到來(lái)時(shí)，φ1脈沖為高電平，其下形成深勢(shì)阱，同時(shí)SH的高電平使φ1電極下的深勢(shì)阱與MOS電容存儲(chǔ)勢(shì)阱溝通。MOS電容中的信號(hào)電荷包通過(guò)轉(zhuǎn)移柵轉(zhuǎn)移到模擬移位寄存器的φ1電極下的勢(shì)阱中。當(dāng)φSH由高變低時(shí)，φSH低電平形成的淺勢(shì)阱將存儲(chǔ)柵下的勢(shì)阱與φ1電極下的勢(shì)阱隔離開(kāi)。存儲(chǔ)柵勢(shì)阱進(jìn)入光積分狀態(tài)，而模擬移位寄存器將在φ1與φ2脈沖的作用下驅(qū)使轉(zhuǎn)移到φ1電極下的勢(shì)阱中的信號(hào)電荷向左轉(zhuǎn)移，并經(jīng)輸出電路由OS電極輸出。DOS端輸出補(bǔ)償信號(hào)。

    由于結(jié)構(gòu)上的安排，OS端首先輸出 13個(gè)虛設(shè)單元信號(hào)，再輸出51個(gè)暗信號(hào)，然后才連續(xù)輸出Sl到S2160的有效像素單元信號(hào)。第S2160信號(hào)輸出后，又輸出9個(gè)暗信號(hào)，再輸出2個(gè)奇偶檢測(cè)信號(hào)，以后是空驅(qū)動(dòng)?？镇?qū)動(dòng)的數(shù)目可以是任意的。由于該器件是兩列并行分奇偶傳輸?shù)?，所以在一個(gè)SH周期中至少要有1 118個(gè)φ1脈沖。RS為復(fù)位級(jí)的復(fù)位脈沖，復(fù)位一次輸出一個(gè)信號(hào)。
3．2驅(qū)動(dòng)電路設(shè)計(jì)
    驅(qū)動(dòng)電路的作用是給CCD提供正常工作所需要的邏輯時(shí)序脈沖和偏置工作電壓．并在CCD的輸出端把光電轉(zhuǎn)換得到的電荷量轉(zhuǎn)變成電壓量輸出。驅(qū)動(dòng)脈沖信號(hào)的波形、相位、前后沿時(shí)間等對(duì)器件工作有很大影響。
    為了保證CCD工作穩(wěn)定可靠．必須設(shè)計(jì)符合CCD正常工作要求的時(shí)序脈沖和驅(qū)動(dòng)控制電路，驅(qū)動(dòng)控制脈沖與CCD良好配合，才能充分發(fā)揮CCD的光電轉(zhuǎn)換、電荷存儲(chǔ)和電荷轉(zhuǎn)移等功能。不同型號(hào)的CCD要求的工作參數(shù)不同，很難設(shè)計(jì)一種驅(qū)動(dòng)控制電路同時(shí)滿(mǎn)足多種CCD工作需要，即使是相同像元數(shù)的CCD器件，若型號(hào)不同也不具有互換性。
    TCDl206傳感器的驅(qū)動(dòng)脈沖都為周期性方波，但周期和占空比不同。其4路驅(qū)動(dòng)脈沖之間需要滿(mǎn)足特定的時(shí)序關(guān)系：根據(jù)驅(qū)動(dòng)脈沖時(shí)序圖可知在1個(gè)SH周期中至少有l(wèi) 118個(gè)φ1脈沖。即TSH>l 118T1，T1為驅(qū)動(dòng)脈沖φ1的周期。這里選擇TSH=1 128T1。在SH為高電平期間，要求φ1l與φ2有一個(gè)大于SH=1持續(xù)時(shí)間的寬脈沖，這是由于此時(shí)像元中的電荷正在向兩列寄存器中轉(zhuǎn)移，如果在此期間φ1與φ2有上升或下降沿出現(xiàn)，則會(huì)造成電荷轉(zhuǎn)移不完全的情況。時(shí)鐘脈沖φ1，φ2頻率的最大值是l MHz，典型值是0．5 MHz。復(fù)位脈沖RS頻率的最大值是2 MHz，典型值是1 MHz。本設(shè)計(jì)中都選用典型值。而且φ1、φ2必須反相，占空比l：l；SH的高電平脈沖寬度要小于φ1，φ2；RS與CLK時(shí)鐘的占空比為l：4。
3．2．1原理圖設(shè)計(jì)
    確定SH、φ1、φ2和RS的參數(shù)后，則可根據(jù)它們之間的時(shí)序關(guān)系設(shè)計(jì)硬件邏輯圖，如圖3所示。

    本設(shè)計(jì)利用CPLD作為硬件設(shè)計(jì)平臺(tái)，它具有較高的靈活性，電子電路設(shè)計(jì)完成后，如果需修改時(shí)序邏輯。只需重寫(xiě)CPLD內(nèi)部邏輯電路即可。因此，CPLD非常適合用于設(shè)計(jì)CCD驅(qū)動(dòng)電路。
    各個(gè)模塊的設(shè)計(jì)采用VHDL語(yǔ)言描述。采用4 MHz的時(shí)鐘CLK作為輸入的時(shí)鐘，Dl模塊用于將時(shí)鐘信號(hào)進(jìn)行8分頻，將4 MHz的時(shí)鐘頻率分成0．5 MHz。D2模塊是將時(shí)鐘頻率分成l MHz，占空比為l：4。COUNTERll28模塊和NCOUNTERll28模塊分別是上升沿和下降沿計(jì)數(shù)，計(jì)數(shù)范圍在0～1128之間循環(huán)，在前兩個(gè)時(shí)鐘為高電平，其余時(shí)間都為低電平。
    電路實(shí)現(xiàn)是先用D1模塊將4 MHz的時(shí)鐘頻率分成0．5 MHz，用0．5 MHz的脈沖作為COUNTERll28和NCOUNTERll28的輸入端，將COUNTERll28和NCOUNTERll28的輸出相與，輸出結(jié)果就是SH，將D1和COUNTERll28以及NCOUNTERll28的輸出進(jìn)行邏輯或，則得到φ1，再將φ1反相，得到φ2，由D2模塊可直接得到RS。
3．2．2模塊電路的VHDL設(shè)計(jì)
    每個(gè)模塊的VHDL設(shè)計(jì)都包括如下部分：1)定義所需的庫(kù)函數(shù)；2)定義輸入、輸出端口；3)對(duì)設(shè)計(jì)所需預(yù)置數(shù)初始化；4)相關(guān)功能的實(shí)現(xiàn)語(yǔ)句。CCD驅(qū)動(dòng)程序主體部分設(shè)計(jì)如下：

4 設(shè)計(jì)結(jié)果仿真
    圖4是在Altem公司的QUARTUS II開(kāi)發(fā)系統(tǒng)中仿真的波形．從圖中可以看出，產(chǎn)生的4路驅(qū)動(dòng)脈沖完全滿(mǎn)足TCDl206所需的時(shí)序脈沖，達(dá)到驅(qū)動(dòng)要求。

5 結(jié)束語(yǔ)
    VHDL是一種自上向下設(shè)計(jì)的硬件描述語(yǔ)言，同時(shí)又具有高級(jí)語(yǔ)言的特性，這使得用這種硬件描述語(yǔ)言設(shè)計(jì)的邏輯功能比較容易實(shí)現(xiàn)。同時(shí)VHDL語(yǔ)言具有很好的可重用性和可移植能力，能夠減輕工作量。利用VHDL設(shè)計(jì)整個(gè)傳感器的驅(qū)動(dòng)，并與硬件原理圖相結(jié)合，不同于以往以單純的硬件設(shè)計(jì)實(shí)現(xiàn)，這樣不僅利于修改而且設(shè)計(jì)周期短。因此，基于VHDL對(duì)TCDl206驅(qū)動(dòng)電路的設(shè)計(jì)是一種較實(shí)用的設(shè)計(jì)方案。