PCI總線從設(shè)備接口的CPLD實(shí)現(xiàn)

摘要 提出了一種PCI總線從設(shè)備的CPLD實(shí)現(xiàn)方法。該方法遵從PCI規(guī)范2．2版，實(shí)現(xiàn)了資源自動(dòng)配置并且支持?jǐn)?shù)據(jù)突發(fā)傳輸。試驗(yàn)證明該方法的有效性，其突發(fā)傳輸速率可達(dá)20 MB·s-1。
關(guān)鍵詞 PCI總線；從設(shè)備接口；CPLD

    近年來隨著計(jì)算機(jī)技術(shù)的發(fā)展，PCI局部總線已逐步取代ISA總線成為家用電腦的標(biāo)準(zhǔn)總線。PCI總線具有總線主控能力，在33 MHz時(shí)鐘的工作條件下，突發(fā)傳輸速率峰值可達(dá)132 MB·s-1；其次它擁有獨(dú)立的配置空間，可實(shí)現(xiàn)即插即用。這些優(yōu)點(diǎn)使得PCI總線在數(shù)據(jù)采集、嵌入式系統(tǒng)和測控等領(lǐng)域得到廣泛應(yīng)用。
    實(shí)現(xiàn)PCI總線協(xié)議目前主要有專用接口芯片和CPLD實(shí)現(xiàn)兩種方式。專用接口芯片使用簡單方便、工作穩(wěn)定可靠，但往往具體應(yīng)用中只用到部分功能，并且需要可編程邏輯配合使用，這樣不僅浪費(fèi)專用芯片的資源，而且也增加了電路板面積。采用Complex Programmable Logic Device(CPLD)實(shí)現(xiàn)突出的優(yōu)點(diǎn)就在于其靈活的可編程性，這使得硬件電路的升級只需改進(jìn)軟件就可實(shí)現(xiàn)，大大提高了硬件平臺的通用性；此外CPLD內(nèi)部有豐富的邏輯資源，可將用戶控制邏輯和PCI接口邏輯在同一塊芯片中實(shí)現(xiàn)，這樣不僅充分利用了邏輯資源，還能使系統(tǒng)設(shè)計(jì)顯得更加緊湊。
    文中主要介紹了采用CPLD實(shí)現(xiàn)32 bit 33 MHzPCI從設(shè)備接口的設(shè)計(jì)方法，該從設(shè)備接口模塊遵從PCI規(guī)范2．2版，實(shí)現(xiàn)了資源的自動(dòng)配置，支持突發(fā)傳輸，并為用戶提供了一個(gè)簡單的接口。設(shè)計(jì)完成后配置到一塊PCI開發(fā)板上的CPLD中，系統(tǒng)工作穩(wěn)定、可靠，驗(yàn)證了該設(shè)計(jì)方法的工程可行性。

1 PCI總線協(xié)議簡介
    一個(gè)PCI系統(tǒng)中，如果某設(shè)備取得了總線控制權(quán)，就稱其為主設(shè)備；而被主設(shè)備選中以進(jìn)行通信的設(shè)備稱為從設(shè)備或目標(biāo)設(shè)備。PCI接口信號線共有100根，分為系統(tǒng)信號、仲裁信號、接口控制信號、地址／數(shù)據(jù)線、錯(cuò)誤報(bào)告信號、中斷信號等類型，其中作為從設(shè)備至少需要47條信號線。表1中列出了從設(shè)備接口設(shè)計(jì)必需的接口信號及說明。

    一個(gè)完整的PCI總線交易過程如下：要發(fā)起數(shù)據(jù)交易的設(shè)備先置REQ#，在得到仲裁器的許可(GNT#)后，通過拉低FRAME#啟動(dòng)一個(gè)傳輸交易(TRA NSACTION)，并同時(shí)在AD[31：0]總線上放置地址，在CBE[3：0]總線上放置命令。PCI總線上所有的設(shè)備都對此地址譯碼，被選中的從設(shè)備要置DEVSEL#有效以聲明自己被選中，同時(shí)對命令譯碼確定訪問類型。在接下來的數(shù)據(jù)期中，IRDY#和TRDY#分別表示主、從設(shè)備準(zhǔn)備好。兩者同時(shí)有效，則在時(shí)鐘上升沿傳輸數(shù)據(jù)；主從雙方可以分別通過使IRDY#或TRDY#無效，在數(shù)據(jù)期中插入等待周期。數(shù)據(jù)傳輸結(jié)束前，主設(shè)備通過撤銷FRAME#并建立IRDY#標(biāo)明只剩最后一組數(shù)據(jù)要傳輸，并在數(shù)據(jù)傳輸完后放開IRDY#以釋放總線控制權(quán)。從設(shè)備也可以通過有效STOP#信號來請求終止傳輸，從設(shè)備斷開連接有RETRY、DISCONNECT和ABORT3種情況，RETRY是由于數(shù)據(jù)傳輸?shù)钠鹗甲止?jié)超過16個(gè)PCI時(shí)鐘周期引起的；DISCONNECT是由于在數(shù)據(jù)傳輸?shù)姆瞧鹗甲止?jié)，從設(shè)備在8個(gè)時(shí)鐘周期里不能對主設(shè)備做出反應(yīng)引起的；ABORT是由于目標(biāo)設(shè)備發(fā)現(xiàn)嚴(yán)重錯(cuò)誤或者不能完成數(shù)據(jù)請求，而使STOP#和DEVSEL#都無效來終止當(dāng)前進(jìn)程。傳輸終止后總線進(jìn)入空閑狀態(tài)，等待下個(gè)PCI總線交易開始。
    表1中，#表示信號低電平有效，否則為高電平有效。IN表示標(biāo)準(zhǔn)的輸入信號，OUT表示標(biāo)準(zhǔn)的輸出驅(qū)動(dòng)信號，T／S表示雙向的三態(tài)輸入／輸出信號，S／T／S表示持續(xù)且低電平有效的三態(tài)信號，O／D表示漏極開路信號。

2 PCI從設(shè)備接口的CPLD實(shí)現(xiàn)
    設(shè)計(jì)的32 bit 33 MHz PCI從設(shè)備接口的內(nèi)部結(jié)構(gòu)框圖如圖1所示，由結(jié)構(gòu)圖可以看出它主要由狀態(tài)機(jī)、配置空間、譯碼模塊、數(shù)據(jù)通道、奇偶校驗(yàn)和重試模塊組成。PCI從設(shè)備接口實(shí)現(xiàn)的功能是將一個(gè)不符合PCI總線協(xié)議的設(shè)備橋接到PCI總線上，為計(jì)算機(jī)PCI總線和用戶應(yīng)用之間傳輸數(shù)據(jù)提供一個(gè)數(shù)據(jù)通道。該從設(shè)備接口為用戶提供了一個(gè)簡單的總線接口，特別適合PCI總線與32位SRAM或FIFO等高速存儲設(shè)備的橋接。

2．1 狀態(tài)機(jī)
    狀態(tài)機(jī)是整個(gè)PCI從設(shè)備接口設(shè)計(jì)的控制核心，它控制著PCI總線交易時(shí)序和控制信號的產(chǎn)生，文中結(jié)合PCI規(guī)范的要求，使用Verilog HDL語言、采用One—hot編碼方式設(shè)計(jì)了全同步狀態(tài)機(jī)，狀態(tài)機(jī)由表3所列的8個(gè)狀態(tài)組成，狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖如圖2所示。

    PCI目標(biāo)狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移有以下幾種情形：
    (1)Idle→B_busy→Idle，地址譯碼設(shè)備未被選中，則處于B_busy總線忙狀態(tài)等待總線交易結(jié)束，直到FRAME#失效當(dāng)前總線交易結(jié)束才返回Idle。
    (2)Idle→B_busy→Wait→Backoff→Turn_ar→Idle，設(shè)備未能在16個(gè)時(shí)鐘周期內(nèi)準(zhǔn)備好第一個(gè)傳輸數(shù)據(jù)，超時(shí)重試(RETRY)斷開連接，總線停留在Backoff等待總線撤消FRAME#，然后總線釋放返回空閑態(tài)。
    (3)Idle→B_busy→Wait→(R_wait)→L_data→(Backoff)→Turn_ar→Idle，從設(shè)備同時(shí)有效Ready和Term信號，表明從設(shè)備不支持突發(fā)傳輸或者沒有更多的數(shù)據(jù)存儲空間進(jìn)行突發(fā)傳輸，只能進(jìn)行最后一個(gè)數(shù)據(jù)交易。如果是讀交易，則插入讀等待狀態(tài)R_wait。
若訪問為突發(fā)訪問，當(dāng)惟一的數(shù)據(jù)期完成以后，總線停留在Backoff狀態(tài)等待主設(shè)備無效FRAME#，然后交易結(jié)束。
    (4)Idle→B_busy→Wait→(R_wait)→Data→(L_data)→(Backoff)→Turn_ar→Idle，突發(fā)數(shù)據(jù)交易，讀交易則插入讀等待狀態(tài)R_wait。若從設(shè)備提出終止，則插入L_data和Backoff狀態(tài)與主設(shè)備斷開連接；若是主設(shè)備提出終止則正常的結(jié)束總線交易。
    在設(shè)計(jì)中，配置訪問不支持突發(fā)傳輸，總線時(shí)序和情形(3)一致；而內(nèi)存訪問支持突發(fā)傳輸，情形(3)和(4)的時(shí)序均會(huì)出現(xiàn)。用戶應(yīng)用可以通過Ready和Term信號不同的輸入組合來控制狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移，如表4所示。但是在本設(shè)計(jì)中的順序要么是先等待，然后正常數(shù)據(jù)交易、正常結(jié)束或者提出斷開連接；要么是先等待，然后重試直接斷開連接，只有這兩種順序，用戶應(yīng)用不能在正常數(shù)據(jù)交易期中再插入等待狀態(tài)，這是不允許的。

2．2 配置空間
    配置空間是容量為256 Byte并具有特定記錄結(jié)構(gòu)或模型的地址空間，包括頭標(biāo)區(qū)和設(shè)備有關(guān)區(qū)，前64 Byte是頭標(biāo)區(qū)，用來唯一的識別設(shè)備，并使設(shè)備能以一般的方法控制，是PCI設(shè)備必須實(shí)現(xiàn)的。
    本模塊實(shí)現(xiàn)了頭標(biāo)區(qū)所有的字段，可讀可寫字段中可寫的位由觸發(fā)器來實(shí)現(xiàn)，其它位和只讀字段全部硬件連線接地或者接高。通過配置空間寄存器，配置軟件可以確定設(shè)備的存在、功能以及資源請求。配置空間主要字段的設(shè)置及含義說明如表5所示。

2．3 譯碼
    譯碼模塊包括命令譯碼、地址譯碼。在總線交易的地址期，譯碼模塊通過將AD信號線地址期的值與配置空間基址寄存器值相比較，確定訪問是否落在本設(shè)備的地址空間范圍內(nèi)；或確定是否被選作配置訪問的目標(biāo)設(shè)備。同時(shí)對地址期C／BE信號線的值進(jìn)行命令譯碼，確定總線訪問的類型，本模塊支持配置讀、寫和內(nèi)存讀、寫4種PCI總線訪問方式。若譯碼后設(shè)備被選中，則發(fā)送HIT信號通知狀態(tài)機(jī)做進(jìn)一步處理。

2．4 數(shù)據(jù)通道
    在總線交易的地址期，數(shù)據(jù)通道鎖存AD總線上的地址信號，并在IRDY#和TRDY#同時(shí)有效的時(shí)鐘上升沿，將地址自動(dòng)增加一個(gè)雙字地址并提供給用戶接口。
    在數(shù)據(jù)期，寫交易時(shí)將AD總線上的數(shù)據(jù)寫入配置空間或者用戶設(shè)備，在讀交易時(shí)數(shù)據(jù)通道負(fù)責(zé)將要讀出的配置數(shù)據(jù)或用戶設(shè)備數(shù)據(jù)鎖存送到AD總線上，并產(chǎn)生偶校驗(yàn)值送給奇偶校驗(yàn)?zāi)K。數(shù)據(jù)通道為PCI訪問配置空間和用戶設(shè)備提供了一個(gè)地址和數(shù)據(jù)接口。
2．5 奇偶校驗(yàn)
    奇偶校驗(yàn)主要用來確定主設(shè)備是否成功的尋址到它希望的目標(biāo)設(shè)備，以及數(shù)據(jù)傳輸?shù)恼_與否，在總線交易中，任何設(shè)備驅(qū)動(dòng)數(shù)據(jù)總線輸出數(shù)據(jù)，就必須在相應(yīng)的地址或者數(shù)據(jù)的下一個(gè)時(shí)鐘周期驅(qū)動(dòng)PAR線。設(shè)計(jì)中省去了奇偶校驗(yàn)值的檢驗(yàn)電路，只實(shí)現(xiàn)了必須的偶校驗(yàn)值產(chǎn)生電路，計(jì)算出要輸出數(shù)據(jù)和CBE的偶校驗(yàn)值后，在數(shù)據(jù)期的下一個(gè)總線時(shí)鐘周期送給主設(shè)備檢驗(yàn)。
2．6 重試模塊
    從設(shè)備接口如果承諾了一個(gè)數(shù)據(jù)交易，則必須在16個(gè)時(shí)鐘周期內(nèi)準(zhǔn)備好發(fā)送和接受數(shù)據(jù)，否則超時(shí)重試。如果用戶設(shè)備被選作交易的從設(shè)備，但沒有準(zhǔn)備好，無法開始起始字節(jié)的數(shù)據(jù)交易，則狀態(tài)機(jī)一直處于等待狀態(tài)，如果在規(guī)定的時(shí)間內(nèi)用戶設(shè)備仍沒有有效Ready信號，該模塊通知狀態(tài)機(jī)超時(shí)重試，然后斷開連接。
2．7 其他邏輯
    該部分主要包括一個(gè)總線選擇器和一個(gè)三態(tài)總線驅(qū)動(dòng)器?？偩€選擇器根據(jù)總線訪問的類型，選通配置空間讀數(shù)據(jù)或用戶設(shè)備數(shù)據(jù)送至數(shù)據(jù)通道；三態(tài)總線驅(qū)動(dòng)器對輸出到用戶設(shè)備的數(shù)據(jù)進(jìn)行三態(tài)驅(qū)動(dòng)。

3 時(shí)序仿真
    文中采用Verilog HDL語言設(shè)計(jì)實(shí)現(xiàn)了上述模塊，在Altera公司MAX+plusIl10．0軟件環(huán)境下，選用FLEX10K20RC208—3器件進(jìn)行綜合編譯，占用341個(gè)邏輯單元，最高工作頻率36 MHz，滿足PCI總線的時(shí)序要求。圖3是內(nèi)存突發(fā)讀訪問的時(shí)序仿真波形，突發(fā)傳輸4個(gè)數(shù)據(jù)，在每個(gè)數(shù)據(jù)傳輸?shù)南聜€(gè)時(shí)鐘周期輸出奇偶校驗(yàn)值，最后用戶設(shè)備提出終止傳輸請求，最后一個(gè)數(shù)據(jù)傳輸完成后交易結(jié)束。圖4是內(nèi)存突發(fā)寫訪問的時(shí)序仿真波形，突發(fā)傳輸4個(gè)數(shù)據(jù)后，主設(shè)備插入等待周期，同時(shí)用戶設(shè)備也有效Ready和Term請求終止傳輸，在第5個(gè)數(shù)據(jù)也是最后一個(gè)數(shù)據(jù)傳輸完成后，總線交易結(jié)束。這兩個(gè)時(shí)序圖屬于傳輸最后一個(gè)數(shù)據(jù)并斷開連接情形的兩種不同情況。仿真波形的分析表明，從設(shè)備接口模塊符合PCI規(guī)范的要求。

4 結(jié)束語
    將一個(gè)FIFO模塊連接到PCI從設(shè)備接口的用戶總線組成測試平臺，由FIFO的狀態(tài)和控制信號提供同步的Ready和Term信號。這個(gè)測試平臺在MAX+plusII下編譯，并下載到PCI開發(fā)板上一片EPF10K20RC208-3芯片中，安裝驅(qū)動(dòng)程序后，PCI開發(fā)板正確識別、工作穩(wěn)定、讀、寫數(shù)據(jù)準(zhǔn)確無誤；多組數(shù)據(jù)傳輸測試，測得數(shù)據(jù)突發(fā)傳輸率約可達(dá)到20 MB·s-1。