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[導(dǎo)讀]以集成的直接數(shù)字合成器(DDS)AD9851為核心,利用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)及外圍測(cè)量電路,設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)頻率特性測(cè)試儀,可用于測(cè)試某一特定網(wǎng)絡(luò)的頻率特性。并給出了幅頻和相頻特性曲線,并采用軟件修正方法提高了整個(gè)系統(tǒng)輸出的穩(wěn)定性和可靠性。

1 引言
    在電路測(cè)試中。常常需要測(cè)試頻率特性。電路的頻率特性體現(xiàn)了放大器的放大性能與輸入信號(hào)頻率之間的關(guān)系。頻率特性測(cè)試儀是顯示被測(cè)電路幅頻、相頻特性曲線的測(cè)量?jī)x器。在此,采用集成的直接數(shù)字合成器(DDS)AD985l,現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)及外圍測(cè)量電路設(shè)計(jì)了一個(gè)頻率特性測(cè)試儀。

2 系統(tǒng)總體設(shè)計(jì)方案
   
圖1給出該測(cè)試儀的系統(tǒng)結(jié)構(gòu)框圖。它主要包括控制及運(yùn)算模塊、測(cè)量電路模塊、顯示模塊、信號(hào)源模塊等??紤]到該系統(tǒng)不僅需要運(yùn)算,而且還需要必要的數(shù)字控制電路,因此控制及運(yùn)算模塊選用了單片機(jī)與FPGA相結(jié)合方式。由于DDS采用了相位累加合成技術(shù),在數(shù)字域中實(shí)現(xiàn)頻率合成.可以輸出高精度與高純度的頻率信號(hào),不僅頻率范圍大,精度高,控制性好,易于實(shí)現(xiàn),而且避免采用單片函數(shù)發(fā)生器作為信號(hào)源時(shí),外接電容電阻對(duì)頻率的影響,其速度也比采用數(shù)字鎖相環(huán)(PLL)頻率合成技術(shù)快。因此,根據(jù)系統(tǒng)所需信號(hào)源的頻帶及頻率分辨率等參數(shù)的要求,采用集成DDS器件作為信號(hào)源。AD985l是ADI公司推出的基于先進(jìn)CMOS技術(shù)的高集成度DDS,在外接參考頻率源時(shí),它能產(chǎn)生頻譜純凈、頻率和相位都可控且高穩(wěn)定度的正弦波,具有即時(shí)頻率轉(zhuǎn)換,控制靈活,體積小,成本低,功耗小等優(yōu)點(diǎn)。AD985l的最高晶體振蕩器為180 MHz,具有32位頻率分辨率。

    通過(guò)將相位量轉(zhuǎn)換為數(shù)字脈沖量,再測(cè)量數(shù)字脈沖的占空比反映相位差的方法選擇測(cè)量方式。該方法測(cè)量精度要比采用波形分析法高,比采用相位一電壓轉(zhuǎn)換法占用存儲(chǔ)空間小,電路較簡(jiǎn)單,可使測(cè)量精度和占用空間得到平衡。在幅度測(cè)量時(shí),所用測(cè)試信號(hào)源輸出為標(biāo)準(zhǔn)正弦波,所以有效值與幅值之間存在簡(jiǎn)單的線性關(guān)系。利用該線性關(guān)系,可將測(cè)量的有效值轉(zhuǎn)化為幅值。這種方法只需在有效值檢波器件的外圍添加適當(dāng)?shù)碾娮琛㈦娙菁纯蓪?shí)現(xiàn),且電路簡(jiǎn)單。檢波器件采用AD637,當(dāng)測(cè)量信號(hào)的峰值系數(shù)高達(dá)10時(shí),附加誤差僅為1%,且頻帶較寬。


3 硬件電路設(shè)計(jì)
3.1 信號(hào)源電路設(shè)計(jì)
   
信號(hào)源電路是以集成的DDS器件AD9851為核心,并結(jié)合外圍電路而構(gòu)成的。為減少干擾,穩(wěn)定輸出頻率,系統(tǒng)設(shè)計(jì)將AD9851及其外圍電路集成在印制電路板上。圖2給出其原理圖。

3.2 相位差測(cè)量電路
   
相位差測(cè)量電路由限幅放大電路及整形電路組成。限幅放大電路應(yīng)選超高擺率,輸出電流大,耐壓高的運(yùn)算放大器。同時(shí),為使進(jìn)入比較器的信號(hào)更穩(wěn)定,應(yīng)選取增益帶寬積較大的運(yùn)算放大器。因此可選取圖3所示的LF356限幅放大電路。經(jīng)限幅放大后的兩路信號(hào)需經(jīng)相同的整形電路才能進(jìn)入FP—GA進(jìn)行相位差測(cè)量,其具體的一路整形電路如圖4所示。該整形電路以LM311作為過(guò)零比較器,采用遲滯回環(huán)比較接法,可有效避免在過(guò)零點(diǎn)時(shí)因信號(hào)干擾和抖動(dòng)帶來(lái)的跳變。圖5給出FPGA中相位差測(cè)量電路的內(nèi)部邏輯圖。其工作原理是:首先將兩路信號(hào)異或后,與其中任意的一路信號(hào)相與,得到與原信號(hào)頻率相同,以及由占空比反映相位差大小的方波,再對(duì)該方波和原信號(hào)同時(shí)計(jì)數(shù),判斷極性后,即可得出相位差。

4 系統(tǒng)軟件設(shè)計(jì)
   
圖6給出具體系統(tǒng)軟件設(shè)計(jì)流程圖。它主要包含初始化、鍵盤(pán)處理及掃頻等。

4.1 AD9851初始化輸出
    AD9851的輸出頻率與控制字的關(guān)系為:控制字(32 bit)=頻率(Hz)x時(shí)鐘/232


    在編寫(xiě)軟件時(shí).通過(guò)按鍵中斷程序?qū)⒆詣?dòng)和手動(dòng)掃描分為兩個(gè)子程序。主程序則在開(kāi)始掃描時(shí)合并這兩個(gè)子程序,實(shí)現(xiàn)頻率特性的測(cè)量,這部分代碼由循環(huán)結(jié)構(gòu)和判斷分支結(jié)構(gòu)重復(fù)判斷并輸出。
    該系統(tǒng)軟件設(shè)計(jì)具有良好的消息處理機(jī)制,合理、有效判斷采樣,以及良好的外部控制。

5 測(cè)試結(jié)果
   
系統(tǒng)測(cè)試時(shí)選用雙T網(wǎng)絡(luò)(中心頻率為5 kHz)作為被測(cè)網(wǎng)絡(luò)。圖7給出實(shí)測(cè)的幅頻及相頻曲線。由圖可見(jiàn),實(shí)測(cè)曲線中,該網(wǎng)絡(luò)的中心頻率在4.8 kHz附近。

6 結(jié)語(yǔ)
   
該系統(tǒng)尚存在AD9851的輸出頻率不太穩(wěn)定,顯示時(shí)有時(shí)無(wú)等不足,但這些問(wèn)題可用軟件修正的辦法予以克服。

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