引言
現(xiàn)今,POR（上電復位）電路被廣泛應用于電源上電或掉電重啟時，對鎖存器、寄存器、觸發(fā)器等具有記憶功能的模塊進行初始狀態(tài)的設定,從而確保系統(tǒng)進入正常工作狀態(tài)。由于POR電路的可靠性關系到系統(tǒng)能否正常工作,故在系統(tǒng)芯片中嵌入高可靠性的POR電路是非常有必要的。同時，由于工藝和設計水平的不斷提高，系統(tǒng)的開發(fā)也朝著低壓低功耗方向發(fā)展，這就不可避免地對POR電路的設計提出了高可靠性和低功耗的要求。
基本的上電復位電路有兩種：一種是采用RC結構，通過電容充放電原理來實現(xiàn)；另外一種釆用較為復雜的基準源一比較器結構，由比較器電路來控制復位電平的產生。前者存在電路適用范圍小、復位可靠性低的缺點，而后者存在結構復雜、功耗偏大的缺點。因此，兩種基本的上電復位電路都不能滿足高可靠性和低功耗的要求。
為了解決POR電路的可靠性和功耗間的矛盾，本文設計了一種新型低功耗POR電路。該電路采用低功耗設計技術,并利用反相器、電流鏡等簡單電路結構來實現(xiàn)對電源快速、慢速啟動均可產生正確的復位信號，同時對下拉電壓設置了滯回電壓，從而實現(xiàn)了良好的復位功能和較低的功耗。整個電路的電源電流消耗典型值僅為2.8μA。
1 電路分析
新型低功耗POR電路如圖1所示。該電路可以分為以下幾部分：其中M1、M2管構成啟動電路部分；M3、M4、M5、M6管以及反相器I1,構成等效施密特觸發(fā)器結構;M7管和電容C用于完成快速啟動時的復位功能;反相器I3、I4構成邏輯整形部分。
圖1中，電源電壓VDO從0開始上升時，M1、M2管工作在亞閾區(qū)，A點電壓線性升高，B點電壓不斷降低。當B點電壓降低到反相器I1的翻轉閾值時，反相器I1翻轉，C點電位變?yōu)楦唠娖?，?jīng)過反相器I2，M8、M9管以及反相器I3、I4的邏輯整形輸出信號POR開始跟隨VDD。至此，便可完成POR電壓的上拉過程。
之后,VDD繼續(xù)升高，當VDD大于M1管的閾值電壓絕對值時,M1、M2管進入飽和區(qū)。此時，流過M1、M2管的電流為：
由于流過M1、M2管的電流相等，忽略溝道長度調制因子，由式(1).(2)可得A點電壓為：
隨著VDD繼續(xù)上升,M3管進入飽和區(qū)，B點電壓升高。當B點電壓VB達到反相器I1的翻轉電壓VM時,反相器L發(fā)生翻轉，C點電位變?yōu)檫壿嫷碗娖?/span>,M6管關閉，通過邏輯整形,POR電壓被迅速拉低，至此便完成了系統(tǒng)復位功能。該點對應的VDD電壓為下拉電壓。此時M3、M4、M5工作在飽和區(qū),M6管等效為開關管，流過M3、M4、M5管的電流為：
其中，χ可取4,5。
在VDD等于下拉電壓時,VB等于Vm,M6管開啟，流過M3管的電流等于流過M4管和M5管電流之和，忽略溝道長度調制效應，由以上公式可近似得出下拉電壓為：
由式(6)可以看出，下拉電壓僅與M1、M2、M3、M4、M5的(W/L)和VTH有關。
當VDD從正常工作電壓開始下降時,B點電壓較高,C點電位為邏輯低電平，M6管關斷。VDD如繼續(xù)下降，B點電壓降低到VM,反相器I1發(fā)生翻轉,C點電壓升高，經(jīng)過邏輯整形，輸出信號POR跟隨VDD。此時,M3、M4處于飽和區(qū)，M6截止，由式(3)、式(5)近似可得到VDD下降時的下拉電壓為：
為防止電源上電時的噪聲電壓影響上電復位電路的可靠性，該電路通過反相器I1、M5和M6管可實現(xiàn)下拉電壓的遲滯。由式(6),(7)可得POR滯回電壓VR為：
VR=VT2—VT3 (8)
此外,本電路對電源電壓在快速啟動情況下的上電復位功能進行了補充。當VDD為快速上電時，啟動電路部分尚未開始工作，這時VDD對電容C充電，使得M7管漏端電壓迅速上升,POR迅速變?yōu)楦唠娖?。當啟動電路部分開始工作，并使M7管打開，此時電容下極板上的電荷開始被M7構成的電流源抽取，該點電壓下降，從而使得POR恢復為低電平，從而完成了快速啟動情況下的復位過程。
2 電路仿真及分析
本文設計的上電復位電路可采用0.5μmCMOS工藝實現(xiàn),并利用HSPICE作為仿真工具。在該電路的仿真中，我們主要關心它的下拉電壓、滯回電壓以及Step Response條件下的復位脈寬。
2.1 下拉電壓的仿真
用瞬態(tài)分析法，當電源電壓在10ms時間內由0變?yōu)樽罡咧禃r，可觀察輸出復位信號POR起拉及下拉電壓點，其瞬態(tài)仿真波形圖如圖2所示。由波形可以看出，A點即為起拉電壓點，B點為下拉電壓點。
2.2 電壓滯回的仿真
在電源電壓下降的過程中，當其低于再次產生復位高電平的閾值點時，輸出信號POR將再次產生一個邏輯“1”電平,為了防止振蕩，應在電路中設置典型值為150mV的電壓滯回。在典型條件下的POR滯回仿真曲線如圖3所示。圖3中,A曲線為VDD從0?3.6V的正向DC掃描曲線,B曲線為VDD從3.6V~0的反向DC掃描曲線，由仿真波形可以看出，兩曲線下拉電壓存在150mV的滯回電壓。
2.3 復位脈寬的仿真
StepResponse條件下的復位脈寬的仿真時，給電源電壓加-快速階躍信號(Tr=10ns),然后檢測輸出信號POR的復位功能及其高電平復位脈寬。圖4所示為在典型條件下的脈寬仿真曲線。
2.4 容差結果及版圖
為了保證電路在所有工藝和外部環(huán)境條件下都能正確工作,在設計中應對電路進行容差分析。在對下拉電壓的容差分析中，對正、反兩個方向的VDD進行直流掃描。分別對一40°C、0°C、25°C,85°C四個溫度點時所有45種工藝模型下的容差進行仿真的結果如表1和表2所列。
對快速啟動情況下的復位脈寬的仿真同樣可在-40°C、0笆、25°C,85°C四個溫度點，以及3V,3.6V,5V,5.5V四個電源電壓和所有45種工藝模型條件下完成，其仿真結果如表3所列。
通過以上的典型功能仿真分析和容差分析結果可以看出，本文設計的上電復位電路可以滿足上電復位功能要求，并在所有工藝條件和外部信號條件下均能產生可靠的復位信號。
圖5給出了該電路的版圖部分，為便于調整快速啟動時的復位脈寬，在版圖設計中預留了與設計值相同大小的備用電容。
3 結論
根據(jù)低功耗電路的設計要求，本文設計了一種新型的高性能、低功耗上電復位電路，該電路結構簡單,具有較高的復位可靠性,典型條件下的電源電流消耗僅為2.8μA,因而具有極低的功率損耗。此外，電路也解決了以往同類電路設計中存在的功耗和可靠性的矛盾。目前該電路已經(jīng)成功應用于一款電源IC的設計中。
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