基于FPGA的雙極化信號的采集板設(shè)計

該方案主要由雙極化天線接收 243 MHz 和 406 MHz 信 號，通過模擬接收機得到中頻信號，AD 采集板對中頻信號進 行采集，最后經(jīng) FPGA 處理。由于雙極化信號有水平極化和垂直極化之分，故采用雙通道采樣電路。ADC 的性能指標(biāo) [2] 必 須滿足設(shè)計要求，因此選用 AD9226 高速 A/D 芯片。該芯片 理論上最高采樣率可達 65 MSPS，采用12 位雙通道高速采集 端。雙極化采樣電路主要硬件設(shè)計如圖 1 所示。

2 關(guān)鍵硬件模塊設(shè)計

2.1 信號衰減電路

衰減電路的作用是將輸入電壓的范圍（-5 V +5 V）變 換到 (1 V 3 V)。電路采用145 MHz 的運算放大器 AD8065， 其性能優(yōu)越，且 AD8065 電源電壓的范圍較寬，在 5 V 24 V 之間，它的帶寬為 145 MHz, 可以只用一個電源供電。由于 AD8065 具有 0.02% 的差分增益和 0.02 度的相位誤差等優(yōu) 勢，因此 AD8065 是該電路的最佳選擇。該電路首先通過兩級 TL072構(gòu)成的電壓跟隨器和由AD8065構(gòu)成的減法運算電路[3]。 在電路中，D4、D5 起輸入電壓保護作用，由 AD8065 構(gòu)成 的減法運算電路的 +IN 接的下拉電阻 R30 為 2 kΩ，輸入電阻 R6 為 18 kΩ，-IN 接的輸入電阻 R18 為 2 kΩ，反饋電阻 R17 為 2 kΩ。V6B 為兩級電壓跟隨器的最后輸出，衰減電路需滿足公 式 (2)。AD8065 構(gòu)成的衰減電路如圖 2 所示。

2.2 采樣電路方案

在 A/D 轉(zhuǎn)換器中，因為輸入的模擬信號在時間上是連 續(xù)的，而輸出的數(shù)字信號是離散的 , 所以轉(zhuǎn)換只能在一系列 選定的瞬間對輸入的模擬信號取樣，然后再將這些取樣值轉(zhuǎn) 換成輸出的數(shù)字量 [4]。我們選擇的 AD 芯片是 AD9226，在 AD9226 中，VREF 是基準(zhǔn)電壓輸出端口，可提供 1 V 和 2 V 兩種基準(zhǔn)電壓，通過 SENSE 來選擇，當(dāng) SENSE 與 GND 連 接時，提供 2 V 基準(zhǔn)電壓 ；當(dāng) SENSE 與 VREF 連接時，提供1 V 基準(zhǔn)電壓。我們選擇提供 2 V 基準(zhǔn)電壓的連接方式。在電 路中利用該 2 V 基準(zhǔn)電壓來設(shè)計衰減電路，當(dāng) AD9226 配置 為單端輸入時，此時的輸入電壓為（+1 V～ +3 V），在此模式下， VREF 的基準(zhǔn)電壓為 2 V。AD9226 的配置電路如圖 3 所示。

2.3 電源電路

由于該電路板需要 3.3 V 電源以及 -5 V 電源，3.3 V 電 源可以采用 5 V 電源通過 AMS1117 獲得，由于 AMS1117[5] 是 一個正向低壓降穩(wěn)壓器，在 1 A 電流下壓降為 1.2 V， AMS1117 內(nèi)部集成過熱保護和限流電路，是電池供電和便攜式計算機 供電的最佳選擇。-5 V 通過 MC34063A 組成電壓反向電路獲 得。該器件包含了 DC／ DC 變換器所需要的主要功能的單片 控制電路且價格便宜，它由具有溫度自動補償功能的基準(zhǔn)電壓 發(fā)生器、比較器、占空比可控的振蕩器、R-S 觸發(fā)器和大電流 輸出開關(guān)電路等組成。因此，該電源電路采用該芯片作為電源 電路的設(shè)計方案。電源電路如圖 4 所示。

2.4 PCB電路圖布局

 一塊好性能的 PCB[6] 離不開優(yōu)秀的布局，在 PCB 設(shè)計中， 只有先做好布局工作，才能完成后面的 PCB 布線工作。在 PCB 布局時，遵守以功能電路的核心組件為中心，保證零部件 離電路板邊緣的距離不小于 2 mm 等規(guī)范。雙極化信號采集板 PCB 圖如圖 5 所示。

3 FPGA 軟件設(shè)計

可編程邏輯器件 FPGA為 Altera 公司的 Cyclone iV E 系 列 EP4CE40F23C8N 型號的 FPGA, 其核心工作電壓為 1.2 V， 邏輯單元 39 600 個，可自定義 I/O 端口多達 329 個，記憶單元1 161 216 個，鎖相環(huán) 4 個，全局時鐘 20 個。FPGA 設(shè)計的軟 件模塊如圖 6 所示。

FPGA 內(nèi)部功能模塊主要包括時鐘模塊、AD 控制模塊、 數(shù)字濾波器模塊、FIFO 數(shù)據(jù)緩沖模塊、數(shù)據(jù)處理模塊等。時 鐘模塊由 FPGA 的 ip 核 pll 模塊產(chǎn)生時鐘，AD 控制模塊得到 時鐘，將雙極化天線的水平信號和垂直信號進行采樣。最后通 過nios 配置的JTAG 模塊 [7] 下載至開發(fā)板，進行在線邏輯分析。

4 測試結(jié)果

由于測試條件有限，采用實驗室的信號發(fā)生器產(chǎn)生正弦 信號進行測試，該儀器產(chǎn)生兩個信號，頻率為 456 kHz，通過 AD 采集板采集后送至 FPGA 開發(fā)板，將控制程序通過 JTAG 下載至開發(fā)板經(jīng)在線邏輯分析儀可得結(jié)果。測試圖如圖7所示。

5 結(jié) 語

通過圖 7 可以得到，雙極化信號首先通過信號發(fā)生器模 擬產(chǎn)生正弦數(shù)據(jù)，數(shù)據(jù)通過 AD 采集板采集后傳入 FPGA，經(jīng) FPGA主控板控制，用在線邏輯分析儀得到的數(shù)據(jù)如信號發(fā)生 器所得數(shù)據(jù)。該結(jié)果說明該雙通道的采集板具有良好的采集 功能。