關(guān)鍵詞:DSP,CPLD,寬帶信號源
1 引言
信號源是雷達系統(tǒng)的重要組成部分。雷達系統(tǒng)常常要求信號源穩(wěn)定、可靠、易于實現(xiàn)、具有預失真功能,信號的產(chǎn)生及信號參數(shù)的改變簡單、靈活。本文采用DSP和CPLD來設計信號源的控制部分,一方面能利用DSP軟件控制的靈活性,另一方面又能利用CPLD硬件上的高速、高集成度和可編程性。使用這種方法可以充分利用軟件支持來生成和加載任意波形數(shù)據(jù),并能方便地實現(xiàn)對信號參數(shù)的控制和對波形數(shù)據(jù)的隨意修改,同時又能保證信號產(chǎn)生的高速、靈活可控。
2 系統(tǒng)結(jié)構(gòu)
采用波形存儲直讀法,即通過對存儲的波形采樣數(shù)據(jù)進行數(shù)模變換,直接生成模擬信號的一種方法。圖1為信號源的系統(tǒng)結(jié)構(gòu)。本信號源可工作于聯(lián)機和脫機兩種方式。聯(lián)機工作時,波形數(shù)據(jù)從微機加載,由DSP控制,通過CPLD內(nèi)的數(shù)據(jù)通道寫入SRAM,經(jīng)回讀、校驗后,從SRAM內(nèi)高速送入到數(shù)/模轉(zhuǎn)換器件產(chǎn)生雷達信號。脫機工作時,波形數(shù)據(jù)可在系統(tǒng)上電時由EEPROM加載,EEPROM中可存放一組波形數(shù)據(jù),也可存儲多組數(shù)據(jù)以方便應用。
3 硬件實現(xiàn)
3.1 TMS320F206與EEPROM的接口設計
在實際系統(tǒng)中,DSP采用TI公司的TMS320F206芯片,EEPROM采用Microchip公司的24LC256 CMOS串行EEPROM(圖2)。TMS320F206屬于定點、靜態(tài)CMOS數(shù)字信號處理器。它采用先進的哈佛結(jié)構(gòu),具有片內(nèi)外設、片內(nèi)存儲器及專用的運算指令集,這些特點使得此器件使用靈活方便。24LC256工作電壓為2.5V~5.5V,容量為32K×8bit,為兩線串行接口總線,標準與I2CTM兼容。SCL為24LC256的時鐘輸入管腳,SDA為其串行地址/數(shù)據(jù)輸入/數(shù)據(jù)輸出管腳。24LC256提供讀順序地址內(nèi)容的操作方式,其內(nèi)部的地址指針在每次讀操作完成之后加1,此地址指針允許在一次讀操作期間,連續(xù)順序地讀出整個存儲器的內(nèi)容。其時序如圖3所示。
設計中將TMS320F206的通用I/O端口IO2模擬出SCL的時鐘,IO3負責將數(shù)據(jù)寫入和從24LC256讀出(TMS320F206與24LC256的接口如圖1所示)。脫機工作時,其流程如圖4。
3.2 CPLD設計
可編程邏輯器件采用XILINX公司的CPLD,型號為XC95288XL-6TQ144C。該器件為144-pin TQFP封裝,內(nèi)部有288個宏單元,最高工作時鐘為151MHz。XC95288XL內(nèi)部邏輯分為三部分:TMS320F206與微機接口的通信、高速地址計數(shù)、SRAM片選讀寫信號的產(chǎn)生。
3.2.1 TMS320F206經(jīng)過CPLD與微機接口的通信
TMS320F206與微機接口的通信采用并行接口協(xié)議(EPP),主要完成從微機加載數(shù)據(jù)到SRAM、將數(shù)據(jù)從SRAM回讀到微機,整個過程對于并行接口來說采用查詢方式,對于TMS320F206來說采用中斷方式。TMS320F206使用 引腳接收由CPLD發(fā)出的中斷,通過設置TMS320F206片內(nèi)寄存器IRM與ICR,使TMS320F206響應中斷 而不響應 。其時序如圖5和6所示。
脫機工作狀態(tài)下,從并口加載數(shù)據(jù)時,微機將數(shù)據(jù)發(fā)送到并口,并發(fā)出低脈沖,CPLD接收STB到后,置BUSY=1,發(fā)出中斷信號,TMS320F206接收到中斷后,控制CPLD鎖存數(shù)據(jù),并將數(shù)據(jù)寫入SRAM,置BUSY=0;從并口回讀數(shù)據(jù)時,微機設置并口為輸入狀態(tài),然后發(fā)出AUTOFEEDXT低脈沖,CPLD接收到后,置=1,發(fā)出中斷信號給TMS320F206,TMS320F206控制CPLD從SRAM讀取數(shù)據(jù)并送到并口,置=0。
3.2.2 高速地址計數(shù)器設計
信號源中SRAM在產(chǎn)生雷達波形時工作在100MHz的高速時鐘下,這就要求設計的地址計數(shù)器也工作在100MHz的時鐘下。在同步計數(shù)器中,采用超前進位(prescalar)技術(shù)來提高其性能,即將前端的、高速計數(shù)器的超前輸出作為后面的低速計數(shù)器的計數(shù)使能。實現(xiàn)時我們利用XILINX公司的EDA軟件中提供的高效宏單元CLBMAP優(yōu)化布線,從而使計數(shù)器內(nèi)部延時最小。圖7為計數(shù)器輸出Q0~Q6的仿真結(jié)果。實驗表明,上述措施對于提高同步計數(shù)器的速度非常有效。
3.2.3 SRAM片選讀寫信號的產(chǎn)生
波形存儲單元由兩片高速、低功耗,容量為128K×18bit的靜態(tài)雙口SRAM構(gòu)成。該器件支持單次讀寫、流水線讀寫、觸發(fā)式讀寫等多種方式,既可對同一地址單元的高低字節(jié)分別讀寫,也可同時操作。因此片選讀寫信號時序十分復雜。
本設計中SRAM片選讀寫信號直接由TMS320F206由數(shù)據(jù)線送入到CPLD,而不必由CPLD內(nèi)部經(jīng)過復雜的譯碼邏輯電路產(chǎn)生,由此可見DSP+CPLD設計的簡單。由于高速讀出波形數(shù)據(jù)送入D/A是在高速時鐘(100MHz)下進行,因此高速讀出時,片選讀信號一直有效。而在寫入時,由于會有較長時間不對SRAM進行操作,為避免因時鐘信號線上的毛刺而寫入錯誤數(shù)據(jù),因此在寫入SRAM時,片選寫信號只在寫入的單個時鐘周期有效。
4 TMS320F206軟件設計
信號源有聯(lián)機和脫機兩種工作方式,PCB板上有一個模式選擇開關(guān),TMS320F206通過I/O端口IO1檢測工作模式。TMS320F206控制程序首先使TMS320F206初始化,設置各個片內(nèi)寄存器。然后根據(jù)IO1的值決定從EEPROM加載還是從微機加載。程序流程略。
5 實驗結(jié)果
用示波器對信號源所產(chǎn)生結(jié)果進行測試,其結(jié)果如圖8和圖9所示,圖8為產(chǎn)生的正弦波和鋸齒波波形,圖9為脫機模式下產(chǎn)生的線性調(diào)頻信號的基帶波形,其時寬為25μs,基帶帶寬為37.5MHz,經(jīng)過4倍頻后,帶寬能達到300MHz。
實驗結(jié)果表明,運用DSP+CPLD來設計信號源的控制部分有很大的優(yōu)越性,系統(tǒng)靈活可調(diào)、性能穩(wěn)定,復雜的控制用軟件實現(xiàn)簡單,系統(tǒng)的高速特性也得到滿足。