摘要 介紹了DDS的基本原理及雜散來源，分析了相位截斷雜散原因和普通相位擾動原理，并在此基礎上提出一種改進的二階相位擾動方法。文中對該方法做了推導和論證。研究發(fā)現，使用該方法對DDS雜散的抑制效果比普通相位擾動法更顯著，可達到每相位位18 dB。最后，利用Matlab中的DSP Builder進行仿真，驗證了方法的可行性。
關鍵詞 DDS；相位截斷；雜散抑制；相位擾動
1971年，美國學者J‘Tiemey、G Rader和B Gold提出了以全數字技術，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。此技術隨著近年來數字集成電路和微電子技術的發(fā)展而迅速發(fā)展，被廣泛應用于電子系統(tǒng)中。然而，由于DDS數字化實現的固有特點，決定了其輸出頻譜雜散較大，因此，對于DDS雜散抑制的研究是必要的。
常見抑制DDS雜散的方法有ROM數據壓縮技術，加擾動技術，DDS+PLL技術等。其中相位擾動是一種常用方法，其基本思想是通過加入隨機的擾動信號打亂誤差序列的周期性，使由誤差序列周期性引起的雜散分量變?yōu)榉容^低的相位噪聲，從而改善DDS輸出頻譜的雜散特性。文中提出了一種新的相位擾動方法，其擾動信號由兩個獨立的同分布隨機序列相加產生，這樣能更有效地打亂誤差序列的周期性，使雜散幅度降低。理論分析和仿真結果表明，這是一種有效的雜散抑制設計方法。
1 DDS基本原理及雜散分析
1．1 DDS基本原理
DDS即為直接查找存儲表得到每個相位所對應輸出波形的幅度值，通過改變采樣頻率和相位步進來改變輸出頻率，其原理結構如圖1所示。
在圖1中，相位累加器在時鐘頻率fc的控制下以步長K作累加，輸出N位的量化相位序列，之后取其高W位作為ROM的尋址地址，對查詢表ROM進行尋址，尋址輸出的L位離散幅度序列經DAC轉換成階梯波，再經過低通濾波器(LPF)平滑后即可得到合成的信號波形。輸出頻率。
1．2 雜散分析
DDS的工作原理決定了其輸出雜散豐富，其中主要的雜散來源有3個方面：(1)相位截斷誤差εp(n)，采用N位相位累加器的高W位尋址，截去低B=N-W位。由此引入了相位截斷誤差。(2)幅度量化誤差εA(n)，ROM中存儲的正弦值是用有限的L位表示，這就產生了幅度量化誤差。(3)DAC轉換誤差εDA(n)，由實際DAC器件的非理想特性引起。
在DDS雜散的3個來源中，相位截斷和DAC轉換的影響最大，但目前DAC轉換引起的雜散模型尚不能建立，所以在假設其他兩個雜散源不存在的情況下，主要研究由相位截斷引入的雜散。在無相位截斷時可以得到ROM表輸出序列S(n)。
可以看到，這時DDS輸出的數字譜中除了所希望的信號外，還有εp(n)經余弦信號調制后的雜散成分。由文獻中的推導知，相位截斷情況下DDS的輸出信噪比滿足
從式(4)可以看出截斷位數B每減少1位，雜散改善約6dB。
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2 抑制雜散的相位擾動法
2．1 普通相位擾動原理
普通相位擾動技術是在每個時鐘脈沖到來后，通過給相位累加器的輸出加入滿足一定統(tǒng)計特性的隨機信號以打破誤差序列的周期性，從而降低雜散，其原理如圖2所示。
在圖2中，N位的相位序列φ(n)與B位的擾動序列Z(n)相加后，通過相位截斷為W位。相位截斷過程可以視為量化間隔為△=2-w的量化過程，截斷后的輸出信號為φ(n)+Z(n)+ep(n)，ep(n)為相位量化誤差，總的量化噪聲ε(n)=Z(n)+ep(n)是擾動信號與相位量化誤差之和。由文獻的擾動量化方法知，Z(n)和ep(n)都為在[-△／2，△／2]服從均勻分布的白噪聲，它們的和ε(n)與φ(n)不相關，且為白色。因而這種加入的擾動序列，可使量化誤差與原始輸入信號獨立，成為服從均勻分布的白噪聲。
由上述分析知，加入擾動信號的DDS輸出信號X(n)=sin(2π(φ(n)+ε(n)))，假設，上式在2πfn處用泰勒級數展開有
采用普通相位擾動法，可以使雜散分量的抑制從每相位位6 dB增加到12dB。[!--empirenews.page--]
2．2 改進的二階相位擾動法
二階相位擾動法在研究普通相位擾動法的基礎上形成，該方法中，擾動序列是由兩個獨立同分布的隨機序列相加產生。具體的原理結構，如圖3所示。
如圖3所示，兩個B位獨立同分布的隨機序列相加生成B+1位的擾動序列，然后由B+1位的擾動序列擾動原始輸出φ(n)，這樣能獲得更好的雜散抑制效果。
對于二階相位擾動，需要考慮量化噪聲的三階矩成分E{ε3(n)}，此時的輸出信號泰勒級數展開式為
假設擾動序列為在[0，△]上服從均勻分布的兩隨機序列之和，則擾動序列的概率密度為
將滿足式(14)的擾動序列加在相位序列上，并且截斷為W位，由此產生的總量化噪聲有3種情況
從式(17)可知，采用二階相位擾動法，雜散分量的抑制可達每相位位18 dB，相比普通相位擾動法性能有很大改善。
3 仿真驗證
利用嵌入到Matlab中的DSP Builder工具進行仿真，具體的模型如圖4所示。仿真參數：時鐘頻率fc=1 MHz；頻率控制字K=485 952；相位累加器位數N=22；相位尋址位數W=4；ROM輸出位數L=20；取兩個獨立的24級18位輸出m序列之和作為擾動序列。仿真結果送到Matlab的工作空間并進行功率譜變換，從而驗證系統(tǒng)的設計。
圖5是將3種情況下的DDS系統(tǒng)仿真結果進行歸一化功率譜變換得到的圖形。其中圖5(a)表示不加任何相位擾動的系統(tǒng)輸出功率譜。圖5(b)表示加入一個24級18位輸出m序列作為擾動序列后的系統(tǒng)輸出功率譜。圖5(c)表示取兩個24級18位輸出的m序列之和作為擾動序列，這種情況下的系統(tǒng)輸出功率譜。從圖中可以看出，由于相位尋址位數為4，不加相位擾動時的最大雜散為-24．2 dBc，普通相位擾動時為-46．8 dBc，而二階相位擾動時減小到-67．7 dBc，這和理論推導的-72 dBc有誤差，是因為在進行FFT時點數限制的影響。從以上數據可以得出：使用二階相位擾動法，DDS的雜散抑制性能得到較大地改善。
4 結束語
在研究基本相位擾動法的基礎上，提出了一種新的二階相位擾動法，該方法可使雜散分量的抑制達到每相位位18 dB。因此在同樣雜散精度的要求下，使用該方法的設計可以減少ROM尋址的位數，壓縮ROM的存儲空間，降低硬件的設計復雜度和產品成本。
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