用LatticeXP FPGA 橋接吉比特媒體獨立接口

吉比特媒體獨立接口是一種以太網(wǎng)接口，簡稱GMII(Gigabit Media Independent Interface)。簡化的吉比特媒體獨立接口稱為RGMII(Reduced Gigabit Media Independent Interface)。采用RGMII的目的是降低電路成本，使實現(xiàn)這種接口的器件的引腳數(shù)從22個減少到12個。本文主要介紹用萊迪思半導(dǎo)體公司的LatticeXP FPGA實現(xiàn)RGMII至GMII的雙向橋接功能，能在RGMII和GMII之間雙向傳送數(shù)據(jù)。

LatticeXP將低成本的FPGA結(jié)構(gòu)和非易失、可無限重構(gòu)的ispXP(eXpanded Programmability：拓展了的可編程性)技術(shù)結(jié)合起來，能實現(xiàn)瞬時上電和單芯片應(yīng)用，還具備出色的安全性。LatticeXP提供了一種用于替代基于SRAM的FPGA和與之相關(guān)的引導(dǎo)存儲器的低成本選擇方案。由于新的LatticeXP器件采用了130納米閃存硅處理工藝、優(yōu)化的器件結(jié)構(gòu)和專有的電路設(shè)計，其芯片尺寸比萊迪思過去的非易失FPGA降低了80%以上。

LatticeXP器件采用ispXP技術(shù)，該技術(shù)將SRAM和非易失的閃存結(jié)合起來，使FPGA同時具備了非易失性和無限可重構(gòu)性。非易失的可無限重構(gòu)FPGA，連同其瞬時上電的操作性能和安全的單芯片解決方案，有了這樣一種FPGA，用戶就可以同時獲得SRAM的無限可重構(gòu)性和非易失性的眾多優(yōu)點。

LatticeXP FPGA器件結(jié)構(gòu)的主要特點如下：

● 以易于綜合的工業(yè)標(biāo)準(zhǔn)四輸入查找表(LUT)邏輯塊為基礎(chǔ)結(jié)構(gòu)。

● 只有25%的邏輯塊包含分布式內(nèi)存，這一優(yōu)化既滿足了大多數(shù)用戶對少量分布式內(nèi)存的需求，又降低了成本。

● 由于器件擁有sysCLOCK鎖相環(huán)(PLL)和內(nèi)嵌模塊RAM(EBR)，用戶可將這些功能集成在FPGA中，無需采用離散元器件，進(jìn)一步降低了成本。

● 先進(jìn)的sysI/O緩沖器支持LVCMOS、LVDS、LVTTL、PCI以及SSTL和HSTL等標(biāo)準(zhǔn)，便于輕松高效地連接業(yè)界最流行的總線標(biāo)準(zhǔn)。萊迪思精心選擇了這些標(biāo)準(zhǔn)，以最大程度地拓展應(yīng)用范圍并減小芯片面積。

● LatticeXP器件中有專門用來簡化DDR存儲器接口的電路，為這類FPGA提供高性能、一體化、信號完整性和易于設(shè)計的特性。

LatticeXP器件結(jié)構(gòu)如圖1所示，器件的中間是邏輯塊陣列，器件的四周是可編程I/O單元(Program I/O Cell，簡稱PIC)。在邏輯塊的行之間分布著嵌入式RAM塊(sysMEM Embedded Block RAM，簡稱EBR)。

PFU陣列的左邊和右邊，有非易失存儲器塊。在配置模式，通過IEEE 1149.1口或sysCONFIG外部口對非易失存儲器塊編程。上電時，配置數(shù)據(jù)從非易失存儲器塊傳送至配置SRAM。采樣這種技術(shù)，就不再需要昂貴的外部配置存儲器，設(shè)計沒有未經(jīng)許可的讀回風(fēng)險。數(shù)據(jù)從配置數(shù)據(jù)經(jīng)寬總線從非易失存儲器塊傳送至配置SRAM，這個過程只有數(shù)毫秒時間，提供了能容易地與許多應(yīng)用接口的瞬時上電能力。

器件中有兩種邏輯塊：可編程功能單元(Programmable Function Unit，簡稱PFU);無RAM的可編程功能單元(Programmable Function Unit without RAM，簡稱PFF)。PFU包含用于邏輯、算法、RAM/ROM和寄存器的積木塊。PFF包含用于邏輯、算法、ROM的積木塊。優(yōu)化的PFU和PFF能夠靈活、有效地實現(xiàn)復(fù)雜設(shè)計。器件中每行為一種類型的積木塊，每三行PFF間隔就有一行PFU。

每個PIC塊含有兩個具有sysIO接口的PIO對。器件左邊和右邊的PIO對可配置成LVDS發(fā)送、接收對，sysMEM EBR是大的專用快速存儲器塊，可用于配置成RAM或ROM。PFU、PFF、PIC和EBR塊以行和列的形式分布呈二維網(wǎng)格狀，如圖1所示。這些塊與水平的和垂直的布線資源相連。軟件的布局、布線功能會自動地分配這些布線資源。系統(tǒng)時鐘鎖相環(huán)(PLL)在含有系統(tǒng)存儲器塊行的末端，這些PLL具有倍頻、分頻和相移功能，用于管理時鐘的相位關(guān)系。每個LatticeXP器件提供多達(dá)4個PLL。該系列中每個器件都帶有內(nèi)部邏輯分析儀(ispTRACY)的JTAG口。系統(tǒng)配置端口允許串行或者并行器件配置。LatticeXP器件能工作于3.3V、2.5V、1.8V和1.2V的電壓，易于集成至整個系統(tǒng)。

橋接吉比特媒體獨立接口

這個設(shè)計的主要功能為：

● GMII至RGMII的數(shù)據(jù)橋接

● RGMII至GMII的數(shù)據(jù)橋接

● LatticeXP工作頻率>125MHz

● 采用LatticeXP中的HSTL I/O

RGMII至GMII的橋接以雙倍數(shù)據(jù)率(DDR)傳送數(shù)據(jù)。雙倍數(shù)據(jù)率允許在時鐘的上升沿和下降沿傳送數(shù)據(jù)，因此使數(shù)據(jù)吞吐量增加了一倍。LatticeXP FPGA的每個PIO都有I/O移位寄存器，對它們編程使得在時鐘的兩個邊沿傳送數(shù)據(jù)。使實現(xiàn)這種接口的器件的引腳數(shù)從22個減少到12個。電路的框圖如圖2所示。RGMII器件和GMII器件在LatticeXP器件的兩邊。

圖中tx_clk為發(fā)送時鐘。txd[7:0]從GMII器件傳送數(shù)據(jù)。td[3:0]傳送數(shù)據(jù)至RGMII器件，傳送3:0在發(fā)送時鐘 txclk的上升沿。傳送7:4在發(fā)送時鐘txclk的下降沿。tx_ctl是控制信號，用于傳送其它的Tx信號到RGMII。tx_en傳送使能信號，高電平有效。tx_er傳送數(shù)據(jù)出錯信號，。rx_clk為接收時鐘。rd[3:0]為來自RGMII器件的接收數(shù)據(jù)輸入端，位3:0在接收時鐘 rx_clk的上升沿，位7:4在接收時鐘rx_clk的下降沿。rxd[7:0]接收數(shù)據(jù)輸出至GMII器件。rx_dv是接收數(shù)據(jù)使能信號，高電平有效。rx_er接收數(shù)據(jù)出錯信號，高電平有效。傳送數(shù)據(jù)和接收數(shù)據(jù)的時序波形分別如圖3和圖4所示。

數(shù)據(jù)和控制信息的復(fù)用是利用了時鐘信號的兩個邊沿，在時鐘信號的上升沿發(fā)送低4位，在時鐘信號的下降沿發(fā)送高4位。正是采用LatticeXP FPGA的特性，能夠以 雙倍數(shù)據(jù)率傳送數(shù)據(jù)，實現(xiàn)RGMII與GMII的橋接功能。