乘法器
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20×18位符號定點乘法器的FPGA實現
摘要：在數字信號處理中經常需要進行乘法運算，乘法器的設計對整個器件的性能有很大的影響，在此介紹20×18比特定點陣列乘法器的設計。采用基4-Booth算法和4-2壓縮的方案，并采用先進的集成電路工藝，使用SMIC O．18
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四象限乘法器／除法器AD734在伽瑪相機中的應用
摘 要：AD734是一個高精度高速的10 MHz四象限乘法/除法器，他與同類產品相比，具有直接除法模式，高精度、低失真、低噪聲的特點，可以直接取代AD534。本文主要介紹AD734的工作原理、內部結構及其在伽瑪相機中的使用
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利用可編程邏輯實現靈活高效的多媒體信號處理
從非常簡單的消費類音/視頻播放器到在專業(yè)制作環(huán)境中使用的高度復雜的音視頻捕捉、編輯和回放系統(tǒng)，多媒體設備或系統(tǒng)的應用范圍非常廣泛。人們在實現這類應用系統(tǒng)時會使用特殊應用標準產品(ASSP)、專用數字信號處理器
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用FPGA實現音頻采樣率的轉換
如今，即使低成本FPGA也能提供遠遠大于DSP的計算能力。目前的FPGA包含專用乘法器甚至DSP乘法/累加(MAC)模塊，能以550MHz以上的時鐘速度處理信號。
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用FPGA實現音頻采樣率的轉換
如今，即使低成本FPGA也能提供遠遠大于DSP的計算能力。目前的FPGA包含專用乘法器甚至DSP乘法/累加(MAC)模塊，能以550MHz以上的時鐘速度處理信號。
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DVB-S2中BCH譯碼器的硬件設計
本文通過對長BCH碼優(yōu)化方法的研究與討論，針對標準中二進制BCH碼的特性，設計了實現該譯碼器的FPGA硬件結構。
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32位單精度浮點乘法器的FPGA實現
本文使用Altera Quartus II 4.1仿真軟件, 采用的器件是EPF10K100EQ 240 -1, 對乘法器進行了波形仿真, 并采用0.5CMOS工藝進行邏輯綜合。
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基于并行流水線結構的可重配FIR濾波器的FPGA實現
在用FPGA或專用集成電路實現數字信號處理算法時，計算速度和芯片面積是兩個相互制約的主要問題。
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一種改進的Wallace樹型乘法器的設計
對Booth算法產生的部分積重新合理分組，采用CSA和4-2壓縮器的混合電路結構，對傳統(tǒng)的Wallace樹型乘法器進行改進，提出一種高速的樹型乘法器。
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一種改進的Wallace樹型乘法器的設計
對Booth算法產生的部分積重新合理分組，采用CSA和4-2壓縮器的混合電路結構，對傳統(tǒng)的Wallace樹型乘法器進行改進，提出一種高速的樹型乘法器。
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一種改進的Wallace樹型乘法器的設計
對Booth算法產生的部分積重新合理分組，采用CSA和4-2壓縮器的混合電路結構，對傳統(tǒng)的Wallace樹型乘法器進行改進，提出一種高速的樹型乘法器。
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基于FPGA的快速傅立葉變換
在對FFT（快速傅立葉變換）算法進行研究的基礎上，描述了用FPGA實現FFT的方法，并對其中的整體結構、蝶形單元及性能等進行了分析。
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