功耗

65nm低成本CycloneIIIFPGA降低50%功耗

玩轉(zhuǎn)DSP性能與功耗之間的“零和游戲”

TI推出超低功耗超低價(jià)格DSP

SXT平臺(tái)實(shí)現(xiàn)DSP的帶寬最大化、功耗最小化。

Microchip 推出全新的MPLAB REAL ICE功耗監(jiān)測模塊

超低功耗PIC單片機(jī)

QuickLogic的超低功耗FPGA可用于智能手機(jī)

利用電源管理IC應(yīng)對便攜式設(shè)計(jì)功耗挑戰(zhàn)

降低FPGA設(shè)計(jì)的功耗是一種協(xié)調(diào)和平衡藝術(shù)

SDRAM管腳和功耗分析

SDRAM分析1、時(shí)鐘使能信號(hào)CKECKE是SDRAM的主控開關(guān)，為低時(shí)，所有輸入信號(hào)包括時(shí)鐘信號(hào)被阻斷，sdram進(jìn)入低功耗狀態(tài)2、數(shù)據(jù)掩碼DQM0,DQM1,DQM2,DQM3DQM就是掩碼控制位.在sdram中,每個(gè)DQM控制8bit Data在

Microchip推出超低功耗、高性能8位單片機(jī)系列

高效低功耗的開關(guān)電源設(shè)計(jì)攻略

如何能夠讓大家更認(rèn)同你的設(shè)計(jì)?如何能夠在節(jié)省成本下提高效率、降低功耗?本文中為大家分享了如何考慮這些問題并給出了實(shí)踐中的經(jīng)驗(yàn)。首先我們來聊一下關(guān)于節(jié)省成本的問題，

Microchip LCD微控制器內(nèi)置納瓦功耗管理技術(shù)

嵌入式四核心Intel Ivy Bridge最低功耗35W

艾訊推出極低功耗EPIC嵌入式單板計(jì)算機(jī)EP600

Exar和Freescale就低待機(jī)功耗嵌入式處理解決方案展開合作

TI推出業(yè)界最低功耗可編程DSP

RISC/DSP融合可滿足VoIP產(chǎn)品的功耗、成本和性能目標(biāo)

MCU省電模式幫助降低整體功耗

淺談低壓差線性穩(wěn)壓器(LDO)的壓差（Dropout）和功耗（Power Dissipation）

便攜產(chǎn)品電源設(shè)計(jì)需要系統(tǒng)級思維，在開發(fā)由電池供電的設(shè)備時(shí)，諸如手機(jī)、MP3、PDA、PMP、DSC等低功耗產(chǎn)品，如果電源系統(tǒng)設(shè)計(jì)不合理，則會(huì)影響到整個(gè)系統(tǒng)的架構(gòu)、產(chǎn)品的特性