功耗

DSP雙模手機(jī)支持的小靈通網(wǎng)絡(luò)優(yōu)化

無線網(wǎng)絡(luò)優(yōu)化包括終端、基站和核心網(wǎng)的優(yōu)化，GSM(G網(wǎng))和3G(C網(wǎng)，包括2G的IS-95)都有較完善的網(wǎng)絡(luò)優(yōu)化方案。本文中，我們主要討論小靈通網(wǎng)絡(luò)(PHS，P網(wǎng))的優(yōu)化和雙模手機(jī)對小靈通網(wǎng)絡(luò)的影響。

MAX5121及其在DSP系統(tǒng)中的應(yīng)用

1 MAX512l型D／A轉(zhuǎn)換器 　　MAX5121是美國MAXIM公司生產(chǎn)的12位低功耗電壓輸出型串行數(shù)模轉(zhuǎn)換器(DAC)。該器件具有靈活的三線串行接口，可以與SPI、QSPI和MICROWIR

ADI利用SigmaDSP減小車載音響系統(tǒng)的噪音和功耗

TI最新RF電源轉(zhuǎn)換器將功放功耗銳減一半

日前，德州儀器（TI）宣布推出業(yè)界首批用來集成MIPI聯(lián)盟射頻前端（RFFE）數(shù)字控制接口規(guī)范的RF電源轉(zhuǎn)換器,幫助簡化多頻帶多無線電通信。高效率LM3263降壓轉(zhuǎn)換器和LM3279升降

FPGA的靜態(tài)功耗分析與降低技術(shù)（二）

FPGA的靜態(tài)功耗分析與降低技術(shù)（一）

利用 CPLD 降低處理器功耗

Lattice iCE40HX超低功耗mobileFPGA系列開發(fā)方案

在嵌入式設(shè)計中降低CPLD的功耗

可測量負(fù)載阻抗及功耗的虛擬RF產(chǎn)生器

STM8S STM8L引腳如何配置功耗最低

STM8S無任何外圍電路　單片機(jī)CAP接104電容　復(fù)位接上拉電阻，其它引腳全部懸空，利用以下程序測試電流如下：(以前也用STM8L做過類似實(shí)驗(yàn)，情況也基本同下)另外打開AWU 電流就變成了200uA 如果開了看門狗，就成了500u

在選用FPGA進(jìn)行設(shè)計時降低功耗的方法

利用 Virtex-5 FPGA 降低功耗

超低功耗電子電路系統(tǒng)設(shè)計原則

以手機(jī)為代表的電池供電電路的興起，為便攜式儀表開創(chuàng)了一個新的紀(jì)元。超低功耗電路系統(tǒng)(包括超低功耗的電源、單片機(jī)、放大器、液晶顯示屏等)已經(jīng)對電路設(shè)計人員形成了極大的誘惑。毫無疑問，超低功耗電路設(shè)計已經(jīng)對

實(shí)戰(zhàn)微功耗SimpliciTI無線網(wǎng)絡(luò)

最小化ARM Cortex-M CPU功耗的方法與技巧

我們已經(jīng)介紹了多種易于實(shí)現(xiàn)的減輕Cortex-M設(shè)備上CPU功耗的方法。當(dāng)然，還有其他因素影響功耗，例如用于加工設(shè)備的處理工藝或者用于存儲應(yīng)用代碼的存儲器技術(shù)。工藝和存儲技術(shù)能夠顯著影響運(yùn)行時功耗和低功耗模式下的漏電，因此也應(yīng)當(dāng)納入嵌入式開發(fā)人員的整體功耗設(shè)計考慮之中。

降低FPGA功耗的設(shè)計

使用這些設(shè)計技巧和ISE功能分析工具來控制功耗 新一代 FPGA的速度變得越來越快，密度變得越來越高，邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設(shè)計抉擇可以影響系統(tǒng)的功耗，這些抉擇包括從顯

Actel推出業(yè)界最低功耗的FPGA系列——IGLOO

Actel 公司宣布推出業(yè)界最低功耗的現(xiàn)場可編程門陣列 (FPGA) -- IGLOO™ 系列。這個以 Flash 為基礎(chǔ)的產(chǎn)品系列的靜態(tài)功耗為5µW，是最接近競爭產(chǎn)品功耗的四分之一；與目前領(lǐng)先的PLD產(chǎn)品比較，更可延長便攜式

Philips 推出業(yè)界最小封裝的高級超低功耗 CMOS 邏輯系列

皇家飛利浦電子公司 (NYSE: PHG, AEX: PHI) 宣布推出具有超低功耗的高級超低功耗 (AUP) CMOS 邏輯系列。AUP 邏輯系列提供超過 55 種新產(chǎn)品，有 PicoGate 和 MicroPak? 兩種封裝選擇。AUP 系列提供了邏輯器件中最低的

Altera發(fā)布高端功耗最低Stratix III FPGA系列

Altera公司發(fā)布Stratix® III FPGA系列，該系列具有業(yè)界高密度高性能可編程邏輯器件中最低的功耗。Stratix III FPGA采用了TSMC的65nm工藝技術(shù)，其突破性創(chuàng)新包括硬件體系結(jié)構(gòu)提升和Quartus® II軟件改進(jìn)，與前