• 優(yōu)化嵌入式設(shè)備的 LoRa 無(wú)線電性能

    無(wú)論是開(kāi)發(fā)可穿戴設(shè)備還是工業(yè)電池供電設(shè)備，最大限度地提高范圍和魯棒性，同時(shí)最大限度地降低功耗都至關(guān)重要。 優(yōu)化射頻性能可提高靈活性，并在尺寸、電池壽命和射頻性能方面實(shí)現(xiàn)更具吸引力的權(quán)衡。

  • 優(yōu)化有源鉗位反激式設(shè)計(jì)的效率

    隨著電子設(shè)備對(duì)在更小的封裝中進(jìn)行更多處理的需求不斷增長(zhǎng)，當(dāng)今任何電源的首要任務(wù)都是功率密度。最流行的隔離式電源拓?fù)涫欠醇な?，但傳統(tǒng)反激式的漏電和開(kāi)關(guān)損耗限制了開(kāi)關(guān)頻率并阻礙了實(shí)現(xiàn)小解決方案尺寸的能力。幸運(yùn)的是，有新的方法可以優(yōu)化反激式拓?fù)?，以產(chǎn)生更高的效率，即使以更高的頻率進(jìn)行開(kāi)關(guān)也是如此。

  • 臺(tái)積電2納米芯片性能提升僅15%，知情人士稱試產(chǎn)良率超過(guò)60%

    臺(tái)積電正在優(yōu)化下一代芯片制程N(yùn)2，也就是2納米芯片。從最近泄露的信息看，N2的能效和密度的確優(yōu)于N3，但可能提升的幅度沒(méi)有那么大。

  • 人臉疲勞檢測(cè)應(yīng)用-米爾基于RK3576核心板/開(kāi)發(fā)板

    人臉疲勞檢測(cè)：一種通過(guò)分析人臉特征來(lái)判斷一個(gè)人是否處于疲勞狀態(tài)的技術(shù)。其原理主要基于計(jì)算機(jī)視覺(jué)和機(jī)器學(xué)習(xí)方法。當(dāng)人疲勞時(shí)，面部會(huì)出現(xiàn)一些特征變化，如眼睛閉合程度增加、眨眼頻率變慢、打哈欠、頭部姿態(tài)改變等。例如，通過(guò)檢測(cè)眼睛的狀態(tài)來(lái)判斷疲勞程度是一個(gè)關(guān)鍵部分。正常情況下，人的眨眼頻率相對(duì)穩(wěn)定，而當(dāng)疲勞時(shí)，眨眼頻率會(huì)降低，并且每次眨眼時(shí)眼睛閉合的時(shí)間可能會(huì)延長(zhǎng)。同時(shí)，頭部可能會(huì)不自覺(jué)地下垂或者搖晃，這些特征都可以作為疲勞檢測(cè)的依據(jù)。米爾MYC-LR3576采用8核CPU+搭載6 TOPS的NPU加速器，3D GPU，能夠非常輕松的實(shí)現(xiàn)這個(gè)功能，下面就如何實(shí)現(xiàn)這一功能分享如下：

  • SRIO簡(jiǎn)介與Xilinx SRIO IP核例程詳解

    Serial RapidIO（SRIO）是一種高性能、低引腳數(shù)、基于數(shù)據(jù)包交換的互連技術(shù)，專為滿足未來(lái)高性能嵌入式系統(tǒng)的需求而設(shè)計(jì)。它由Motorola和Mercury等公司率先倡導(dǎo)，旨在為嵌入式系統(tǒng)提供可靠的、高性能的互連解決方案。SRIO協(xié)議由邏輯層、傳輸層和物理層構(gòu)成，各層分工明確，共同實(shí)現(xiàn)高效的數(shù)據(jù)傳輸。

  • 圖像高斯濾波的原理與FPGA實(shí)現(xiàn)思路

    在圖像處理領(lǐng)域，高斯濾波是一種廣泛應(yīng)用的線性平滑濾波技術(shù)，其核心目的是消除圖像中的高斯噪聲，提升圖像質(zhì)量。高斯濾波的基本原理是對(duì)圖像中的每個(gè)像素應(yīng)用高斯函數(shù)進(jìn)行加權(quán)平均，從而平滑圖像。本文將深入探討圖像高斯濾波的原理，并詳細(xì)闡述其在FPGA（Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）上的實(shí)現(xiàn)思路。

  • 三種常見(jiàn)平方根算法在FPGA中的電路設(shè)計(jì)及Verilog實(shí)現(xiàn)與仿真探究

    在現(xiàn)代數(shù)字信號(hào)處理領(lǐng)域，平方根運(yùn)算是一項(xiàng)基礎(chǔ)且至關(guān)重要的操作，廣泛應(yīng)用于通信、圖像處理、控制系統(tǒng)等多個(gè)領(lǐng)域。隨著現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)的飛速發(fā)展，利用FPGA實(shí)現(xiàn)高效、精確的平方根計(jì)算已成為研究熱點(diǎn)。本文將深入探討三種常見(jiàn)的平方根算法——牛頓迭代法、CORDIC算法和二進(jìn)制搜索法，并詳細(xì)介紹它們?cè)贔PGA中的電路設(shè)計(jì)及Verilog實(shí)現(xiàn)與仿真過(guò)程。

  • Verilog實(shí)現(xiàn)低通濾波器于FPGA平臺(tái)：設(shè)計(jì)與優(yōu)化策略

    在現(xiàn)代電子系統(tǒng)中，信號(hào)處理扮演著至關(guān)重要的角色。低通濾波器作為一種基礎(chǔ)的信號(hào)處理工具，廣泛應(yīng)用于通信、音頻處理、圖像處理和控制系統(tǒng)等領(lǐng)域。隨著現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)的飛速發(fā)展，利用Verilog硬件描述語(yǔ)言在FPGA上實(shí)現(xiàn)低通濾波器已成為一種高效且靈活的方法。本文旨在探討如何在FPGA平臺(tái)上使用Verilog設(shè)計(jì)并實(shí)現(xiàn)低通濾波器，同時(shí)分析優(yōu)化策略以提高性能和資源利用率。

  • 優(yōu)化四級(jí)MUX關(guān)鍵信號(hào)時(shí)序：一種創(chuàng)新策略

    在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中，多路選擇器（MUX）作為數(shù)據(jù)路徑中的關(guān)鍵組件，其性能直接影響整個(gè)系統(tǒng)的時(shí)序和效率。特別是在多級(jí)MUX結(jié)構(gòu)中，關(guān)鍵信號(hào)的時(shí)序優(yōu)化成為了一個(gè)重要的挑戰(zhàn)。本文將深入探討一種針對(duì)四級(jí)MUX結(jié)構(gòu)中第二級(jí)信號(hào)作為關(guān)鍵信號(hào)的時(shí)序優(yōu)化策略，即通過(guò)將第二級(jí)MUX的輸入信號(hào)提前到最后一級(jí)MUX的輸入端，并調(diào)整各級(jí)MUX的選擇信號(hào)（S端）以及片選信號(hào)，以確保關(guān)鍵信號(hào)的優(yōu)先級(jí)不被修改的同時(shí)，實(shí)現(xiàn)時(shí)序上的改善。

  • D觸發(fā)器實(shí)現(xiàn)二分頻邏輯電路的探索與實(shí)踐

    在數(shù)字電路設(shè)計(jì)中，分頻電路是一種重要的電路結(jié)構(gòu)，它能夠?qū)⒁粋€(gè)高頻時(shí)鐘信號(hào)轉(zhuǎn)換為較低頻率的時(shí)鐘信號(hào)。其中，二分頻電路是一種最簡(jiǎn)單的分頻電路，它能夠?qū)⑤斎霑r(shí)鐘信號(hào)的頻率降低一半。本文將深入探討如何使用D觸發(fā)器來(lái)實(shí)現(xiàn)二分頻邏輯電路，并通過(guò)具體的代碼示例來(lái)展示實(shí)現(xiàn)過(guò)程。

  • 基于Verilog的數(shù)字濾波器設(shè)計(jì)：消除信號(hào)毛刺的有效策略

    在現(xiàn)代電子系統(tǒng)中，信號(hào)完整性是確保系統(tǒng)穩(wěn)定、可靠運(yùn)行的關(guān)鍵因素之一。然而，在實(shí)際應(yīng)用中，由于各種外部干擾和內(nèi)部噪聲的影響，信號(hào)中常常會(huì)出現(xiàn)一種被稱為“毛刺”的短暫、非預(yù)期的脈沖。這些毛刺不僅會(huì)影響信號(hào)的質(zhì)量，還可能導(dǎo)致系統(tǒng)誤操作或故障。因此，開(kāi)發(fā)有效的毛刺消除技術(shù)顯得尤為重要。本文將介紹一種基于Verilog的數(shù)字濾波器設(shè)計(jì)，旨在消除持續(xù)時(shí)間介于1到2個(gè)時(shí)鐘周期之間的毛刺。

  • 基于Verilog編程的自動(dòng)飲料售賣機(jī)的設(shè)計(jì)與實(shí)現(xiàn)

    自動(dòng)飲料售賣機(jī)作為一種自助式零售設(shè)備，近年來(lái)在國(guó)內(nèi)外得到了廣泛應(yīng)用。本文將詳細(xì)介紹一款功能完善、操作簡(jiǎn)便的自動(dòng)飲料售賣機(jī)的設(shè)計(jì)與實(shí)現(xiàn)過(guò)程，包括有限狀態(tài)機(jī)（FSM）的設(shè)計(jì)、Verilog編程、以及設(shè)計(jì)工程中可使用的工具及大致過(guò)程。

  • 高速串行總線系列-IBERT使用介紹

    在高速串行通信中，集成誤碼率測(cè)試儀（Integrated Bit Error Ratio Tester，簡(jiǎn)稱IBERT）是Xilinx提供的一款用于測(cè)試transceiver的免費(fèi)IP。IBERT的example design集成了transceiver、logic、ILA、VIO、Pattern Generator and Checker、DRP等功能，為用戶提供了一個(gè)便捷的測(cè)試平臺(tái)，無(wú)需編寫復(fù)雜的代碼即可驗(yàn)證當(dāng)前硬件條件下transceiver能否在用戶需要的線速率下正常工作。

  • VIVADO IDDR與ODDR原語(yǔ)的使用詳解（含代碼）

    在現(xiàn)代FPGA設(shè)計(jì)中，數(shù)據(jù)傳輸速度日益提升，特別是在千兆網(wǎng)、高速串行接口和DDR內(nèi)存接口等應(yīng)用中，數(shù)據(jù)傳輸速率的要求尤為嚴(yán)格。為了應(yīng)對(duì)這一挑戰(zhàn)，Xilinx FPGA引入了IDDR（Input Double Data Rate）和ODDR（Output Double Data Rate）原語(yǔ)，以支持雙倍數(shù)據(jù)速率（DDR）的傳輸。本文將詳細(xì)介紹VIVADO中IDDR與ODDR原語(yǔ)的使用，并附上相關(guān)代碼示例。

  • FPGA在智能交通信號(hào)燈控制系統(tǒng)中的應(yīng)用

    隨著城市現(xiàn)代化程度的提高，交通需求和交通量迅速增長(zhǎng)，城市交通網(wǎng)絡(luò)中交通擁擠日益嚴(yán)重，逐步成為經(jīng)濟(jì)和社會(huì)發(fā)展中的全球性共同問(wèn)題。傳統(tǒng)的交通信號(hào)燈控制系統(tǒng)大多采用固定轉(zhuǎn)換時(shí)間間隔的控制方法，但由于十字路口不同時(shí)刻車輛的流量是復(fù)雜的、隨機(jī)的和不確定的，這種控制方法經(jīng)常造成道路有效利用時(shí)間的浪費(fèi)，影響道路的暢通。因此，開(kāi)發(fā)一種能夠根據(jù)實(shí)時(shí)車流量進(jìn)行自適應(yīng)控制的智能交通信號(hào)燈系統(tǒng)顯得尤為重要。

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