FIFO

基于FIFO實(shí)現(xiàn)DSP間的雙向并行異步通訊

介紹了利用CYPRESS公司的FIFO芯片CY7C419實(shí)現(xiàn)DSP間雙向并行異步通訊的方法,該方法簡(jiǎn)單實(shí)用,速度快,特別適用于小數(shù)據(jù)量的數(shù)據(jù)相互傳送。文中給出了CY7C419的引腳功能以及用FIFO.

基于FPGA的非對(duì)稱(chēng)同步FIFO設(shè)計(jì)

單片機(jī)的FIFO(先入先出)循環(huán)隊(duì)列實(shí)現(xiàn)

//////////////////////////////////////////////////////////// 文件：config.h//////////////////////////////////////////////////////////#ifndef __CONFIG_H#define __CONFIG_H//這一段無(wú)需改動(dòng)//This segment

異步FIFO控制器的設(shè)計(jì)

基于AHB接口的高性能LCD控制器IP設(shè)計(jì)

本文將說(shuō)明高性能LCD控制器IP的模塊化設(shè)計(jì)概念(如圖一)。FTLCDC200 通過(guò)SDRAM控制器跟SoC內(nèi)部總線(xiàn)通信，控制器把圖像數(shù)據(jù)從SDRAM讀到TFT顯示屏。CPU來(lái)控制整個(gè)系統(tǒng)的初始化

異步FIFO那點(diǎn)事

設(shè)計(jì)一個(gè)FIFO是FPGA設(shè)計(jì)者遇到的最普遍的問(wèn)題之一。本文著重介紹怎樣設(shè)計(jì)FIFO—— 這是一個(gè)看似簡(jiǎn)單卻很復(fù)雜的任務(wù)。 一開(kāi)始，要注意，F(xiàn)IFO通常用于時(shí)鐘域的過(guò)渡，是雙時(shí)鐘設(shè)計(jì)。換句話(huà)說(shuō)，設(shè)計(jì)工程要處

labview的軟件計(jì)數(shù)器和FIFO BUFFER

PLC編程中有大量的定時(shí)器和計(jì)數(shù)器可用,做工業(yè)自動(dòng)化控制的朋友在LABVIEW編程時(shí)經(jīng)常因?yàn)檎也坏筋?lèi)似熟悉的功能而煩惱,其實(shí)LABVIEW本身提供的邏輯功能非常強(qiáng)大,遠(yuǎn)遠(yuǎn)超過(guò)PLC.看看加計(jì)數(shù)器的說(shuō)明:它有兩個(gè)控制端initializ

Camera Link接口的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

一種基于ASIC的高速異步FIFO設(shè)計(jì)

用CPLD和外部SRAM構(gòu)成大容量FIFO的設(shè)計(jì)

基于FPGA與DDR2 SDRAM的大容量異步FIFO緩存設(shè)計(jì)

一種基于音頻解嵌的異步FIFO設(shè)計(jì)及FPGA實(shí)現(xiàn)

DSP核信號(hào)采集系統(tǒng)通訊接口設(shè)計(jì)

隨著數(shù)字信號(hào)處理技術(shù)理論的不斷發(fā)展，數(shù)字信號(hào)處理器的發(fā)展也是日新月異。不僅執(zhí) 行指令速度越來(lái)越快，而且其功耗也越來(lái)越低。許多儀器或檢測(cè)設(shè)備都不約而同地將DSP 應(yīng)用到那些數(shù)據(jù)量龐大而且需實(shí)時(shí)傳送數(shù)據(jù)的系統(tǒng)中。核信號(hào)數(shù)據(jù)采集系統(tǒng)也不例外，利用 DSP 可以實(shí)時(shí)有效地處理采集的信號(hào)，并將處理數(shù)據(jù)發(fā)送至上位機(jī)進(jìn)行進(jìn)一步處理。通常 數(shù)據(jù)采集系統(tǒng)下位機(jī)與上位機(jī)的通訊采用串口方式，這種方式不僅協(xié)議簡(jiǎn)單，而且連接方便。

基于DSP的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

嵌入式設(shè)備由于具有硬件可在線(xiàn)配置，實(shí)現(xiàn)靈活等特點(diǎn)，使得其應(yīng)用越來(lái)越廣泛。尤其在基于FPGA的硬件系統(tǒng)中應(yīng)用較多，目前在許多產(chǎn)品中實(shí)現(xiàn)了嵌入式網(wǎng)口、嵌入式PCI/PCI-E、嵌入式USB等各種模塊。

異步FIFO的VHDL設(shè)計(jì)

FIFO （先進(jìn)先出隊(duì)列）是一種在電子系統(tǒng)得到廣泛應(yīng)用的器件，通常用于數(shù)據(jù)的緩存和用于容納異步信號(hào)的頻率或相位的差異。FIFO的實(shí)現(xiàn)通常是利用雙口RAM和讀寫(xiě)地址產(chǎn)生模塊來(lái)實(shí)現(xiàn)的。FIFO的接口信號(hào)包括異步的寫(xiě)時(shí)鐘（

基于FPGA內(nèi)部的FIFO設(shè)計(jì)

在FPGA設(shè)計(jì)中，內(nèi)部的FIFO設(shè)計(jì)是 個(gè)不可或缺的內(nèi)容，其設(shè)計(jì)的質(zhì)師會(huì)直接影響FPGA的邏輯容量和時(shí)序。在Xilinx中的某些高端器件是內(nèi)置的FIFO控制器，在coregen中可以直接產(chǎn)生這的硬FIFO控制器， 強(qiáng)烈建議能夠使用硬的H

系統(tǒng)的有關(guān)仿真/FIFO的仿真

本次設(shè)計(jì)使用了Altera LPM庫(kù)中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于與主處理器，如單片機(jī)或DSP進(jìn)行數(shù)據(jù)接口。為了便于觀(guān)察系統(tǒng)輸出，調(diào)試過(guò)程中使用的FIFO深度值只設(shè)置為4。 （1）仿真激勵(lì)源：同步時(shí)鐘CLK，寫(xiě)

基于UR8的586-Engine異步串行通信擴(kuò)展設(shè)計(jì)

摘要：TERN公司開(kāi)發(fā)的586-Engine微控制模塊具有精度高可靠性高的特點(diǎn)，適用于工業(yè)程序控制和高精度數(shù)學(xué)計(jì)算。為了實(shí)現(xiàn)高實(shí)時(shí)性、高傳輸波特率的要求，本文提出了一種基于UR8的異步串行通信擴(kuò)展方案，并完成系統(tǒng)的軟硬

基于DSP的USB接口設(shè)計(jì)與實(shí)現(xiàn)

1 引言近年來(lái),隨著數(shù)字信號(hào)技術(shù)的發(fā)展,需要處理的數(shù)據(jù)量越來(lái)越大,處理的速度也越來(lái)越快,因此具有高速性能DSP 芯片的應(yīng)用得到了廣泛重視。而通過(guò)DSP 處理的數(shù)據(jù)往往要傳輸給

超高速 USB至FIFO橋接芯片的開(kāi)發(fā)版

21ic訊 FTDI 以其極高的性?xún)r(jià)比和廣泛利用易于實(shí)現(xiàn)的特色，推出支持下一代USB接口技術(shù)的新一系列評(píng)估/開(kāi)發(fā)模塊。其最新量產(chǎn)的 UMFT60XX 產(chǎn)品使用 FT600/1Q USB3.0 超高速集