FIFO

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基于DSP的核信號(hào)采集系統(tǒng)通訊接口原理及設(shè)計(jì)

　數(shù)字信號(hào)處理器的發(fā)展也是日新月異，不僅行指令速度越來(lái)越快，而且其功耗也越來(lái)越低。許多儀器或檢測(cè)設(shè)備都不約而同地將DSP 應(yīng)用到那些數(shù)據(jù)量龐大而且需實(shí)時(shí)傳送數(shù)據(jù)的系統(tǒng)中。核信號(hào)數(shù)據(jù)采集系統(tǒng)也不例外，利用 D

消費(fèi)電子
2012-01-10

DSP 信號(hào)采集系統(tǒng) 通訊接口 FIFO
基于DSP的核信號(hào)采集系統(tǒng)通訊接口原理及設(shè)計(jì)

　數(shù)字信號(hào)處理器的發(fā)展也是日新月異，不僅行指令速度越來(lái)越快，而且其功耗也越來(lái)越低。許多儀器或檢測(cè)設(shè)備都不約而同地將DSP 應(yīng)用到那些數(shù)據(jù)量龐大而且需實(shí)時(shí)傳送數(shù)據(jù)的系統(tǒng)中。核信號(hào)數(shù)據(jù)采集系統(tǒng)也不例外，利用 D

數(shù)字電源
2012-01-08

DSP 信號(hào)采集系統(tǒng) 通訊接口 FIFO
淺談增強(qiáng)并行口EPP的便攜式數(shù)據(jù)采集系統(tǒng)應(yīng)用

淺談增強(qiáng)并行口EPP的便攜式數(shù)據(jù)采集系統(tǒng)應(yīng)用

嵌入式教程
2012-01-03

數(shù)據(jù)采集系統(tǒng) ST AD16 FIFO
基于PC104的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

基于PC104的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

嵌入式教程
2011-12-18

數(shù)據(jù)采集系統(tǒng) CPLD PC104 FIFO
高速狀態(tài)下使用CPLD實(shí)現(xiàn)狀態(tài)機(jī)的辦法

本文給出了采用這些技術(shù)的高速環(huán)境狀態(tài)機(jī)設(shè)計(jì)的規(guī)范及分析方法和優(yōu)化方法，并給出了相應(yīng)的示例。為了使FPGA或CPLD中的狀態(tài)機(jī)設(shè)計(jì)滿足高速環(huán)境要求，設(shè)計(jì)工程師需要認(rèn)識(shí)到以下幾點(diǎn)：寄存器資源和邏輯資源已經(jīng)不是問(wèn)題

電子設(shè)計(jì)自動(dòng)化
2011-12-15

狀態(tài)機(jī) CPLD STATE FIFO
基于FPGA的SPI4.2接口設(shè)計(jì)

1．引言SPI-4.2（System Packet Interface）是 OIF（Optical Internetworking Forum）定義的局部高速總線標(biāo)準(zhǔn)，用于 PHY層芯片到鏈路層芯片的 10Gbps信號(hào)傳輸。主要應(yīng)用有 OC-192 ATM、Packet over SONET/SDH（POS）

電子設(shè)計(jì)自動(dòng)化
2011-12-14

FPGA 接口設(shè)計(jì) SPI FIFO
高速雙路數(shù)據(jù)采集系統(tǒng)

摘要：本文設(shè)計(jì)了一種基于USB2.0芯片CY7C68013和Maxim公司的高速并行模數(shù)轉(zhuǎn)換芯片MAX1195的高速雙路數(shù)據(jù)采集系統(tǒng)，采用EZ-USB FX2 的特有的GPIF(General Programmable Interface)傳輸方式，徹底打破了8051CPU對(duì)USB2

測(cè)試測(cè)量
2011-12-04

數(shù)據(jù)采集系統(tǒng) BSP GP FIFO
基于USB2.0技術(shù)的高速雙路數(shù)據(jù)采集系統(tǒng)

本文設(shè)計(jì)了一種基于USB2.0芯片CY7C68013和Maxim公司的高速并行模數(shù)轉(zhuǎn)換芯片MAX1195的高速雙路數(shù)據(jù)采集系統(tǒng)，采用EZ-USB FX2 的特有的GPIF(General Programmable Interface)傳輸方式，徹底打破了8051CPU對(duì)USB2.0傳輸速率的瓶頸，同時(shí)避免了使用其他微處理器或者CPLD、FPGA等的硬件開(kāi)支。本文詳細(xì)介紹了該數(shù)據(jù)采集系統(tǒng)的硬件組成和軟件設(shè)計(jì)，包括單片機(jī)CY7C68013的固件設(shè)計(jì)和計(jì)算機(jī)主機(jī)用戶(hù)程序。通過(guò)與高精度激光縱模分析儀的連接調(diào)試，證明該系統(tǒng)已經(jīng)達(dá)到了既定目標(biāo)。

測(cè)試測(cè)量
2011-12-03

數(shù)據(jù)采集系統(tǒng) BSP USB2.0 FIFO
基于DSP的JPEG圖像壓縮設(shè)計(jì)

一、引言　　　　JPEG算法是一種數(shù)字圖像壓縮編碼算法，具有壓縮比例高、失真小的特點(diǎn)，并已被確定為國(guó)際標(biāo)準(zhǔn)[1]。該標(biāo)準(zhǔn)被廣泛應(yīng)用于數(shù)碼相機(jī)、監(jiān)視系統(tǒng)、手機(jī)、可視電話等等諸多方面。它的應(yīng)用與實(shí)現(xiàn)不僅限于PC機(jī)

數(shù)字電源
2011-10-31

TIMES JPEG圖像 DSP FIFO
基于DSP的JPEG圖像壓縮設(shè)計(jì)

基于DSP的JPEG圖像壓縮設(shè)計(jì)

嵌入式教程
2011-10-31

TIMES JPEG圖像 DSP FIFO
LabVIEW FPGA模塊實(shí)現(xiàn)FIFO深度設(shè)定

為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設(shè)定不當(dāng)帶來(lái)的數(shù)據(jù)不連續(xù)問(wèn)題，結(jié)合LabVIEWFPGA的編程特點(diǎn)和DMA FIFO的工作原理，提出了一種設(shè)定FIFO深度的方法。對(duì)FIFO不同深度的實(shí)驗(yàn)表明，采用該方法設(shè)定的FIFO深度能夠

測(cè)試測(cè)量
2011-09-28

FPGA LabVIEW 內(nèi)存 FIFO
高密度可編程FIFO存儲(chǔ)器在視頻圖像中的應(yīng)用

高密度可編程FIFO存儲(chǔ)器在視頻圖像中的應(yīng)用

嵌入式教程
2011-08-08

存儲(chǔ)器編程視頻圖像 FIFO
基于eRM建立自動(dòng)化的驗(yàn)證平臺(tái)

摘要：為了縮短SoC項(xiàng)目開(kāi)發(fā)中前端驗(yàn)證的時(shí)間，實(shí)現(xiàn)自動(dòng)化的可重用性驗(yàn)證環(huán)境平臺(tái)，采用了eRM驗(yàn)證方法學(xué)，通過(guò)Sequence，BFM，Moni-tor，Scoreboard，Coverage等驗(yàn)證組件來(lái)實(shí)現(xiàn)此驗(yàn)證平臺(tái)，并給出了基于此平臺(tái)的一個(gè)應(yīng)

測(cè)試測(cè)量
2011-07-25

自動(dòng)化組件 BSP FIFO
基于eRM建立自動(dòng)化的驗(yàn)證平臺(tái)

基于eRM建立自動(dòng)化的驗(yàn)證平臺(tái)

嵌入式軟件
2011-07-23

自動(dòng)化組件 BSP FIFO
嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

嵌入式設(shè)備在DSP中實(shí)現(xiàn)嵌入式設(shè)備還比較少，一般DSP都直接集成這些設(shè)備模塊，用戶(hù)選擇不同型號(hào)的DSP芯片以滿足產(chǎn)品應(yīng)用要求。但對(duì)于一些較為特殊的嵌入式設(shè)備，DSP也可以實(shí)現(xiàn)該功能。本文以dMAX和EMIF接口的數(shù)據(jù)傳輸

數(shù)字電源
2011-06-26

嵌入式系統(tǒng)設(shè)計(jì) 數(shù)據(jù)傳輸系統(tǒng) FIFO
嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

嵌入式教程
2011-06-26

嵌入式系統(tǒng)設(shè)計(jì) 數(shù)據(jù)傳輸系統(tǒng) FIFO
通過(guò)先進(jìn)的高性能UART提高串行I/O的連接性能

　處理器和芯片組的最近發(fā)展推動(dòng)了與它們接口的外設(shè)的性能升級(jí)。最流行和最普遍的外設(shè)是UART。如今的發(fā)展趨勢(shì)展示，獨(dú)立UART已經(jīng)發(fā)展成為高性能解決方案的一部分，將它們用在系統(tǒng)可以顯著降低CPU和相關(guān)芯片組的負(fù)荷。最新的獨(dú)立UART為設(shè)計(jì)工程師提供了高速、低功耗接口，以有效地支持了藍(lán)牙EDR等連接方案。

模擬
2011-06-24

CPU UART 串行I/O FIFO
賽普拉斯推出高容量FIFO存儲(chǔ)器

21ic訊賽普拉斯半導(dǎo)體公司日前宣布推出一款容量高達(dá) 72 Mbit 的先進(jìn)先出 (FIFO) 存儲(chǔ)器。該款全新的高容量 (HD) FIFO 是視頻及成像應(yīng)用的理想選擇，可滿足高效緩沖所需的高容量和高頻率要求。與大型 PFGA 結(jié)合使用時(shí)

智能硬件
2011-06-16

賽普拉斯存儲(chǔ)器 HD FIFO
星載電子設(shè)備多余物數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

摘要：為實(shí)現(xiàn)尺寸較大、內(nèi)部結(jié)構(gòu)較為復(fù)雜的星栽電子設(shè)備的多余物自動(dòng)檢測(cè)，設(shè)計(jì)了以EZ-USB FX2和CPLD芯片為核心器件的數(shù)據(jù)采集卡，實(shí)現(xiàn)了四通道的同步數(shù)據(jù)采集和傳輸。此系統(tǒng)包括數(shù)據(jù)采集、數(shù)據(jù)緩存以及數(shù)據(jù)控制和傳

電子設(shè)計(jì)自動(dòng)化
2011-06-10

數(shù)據(jù)采集系統(tǒng) 電子設(shè)備 BSP FIFO
DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實(shí)現(xiàn)

摘要：本文重點(diǎn)介紹基于DSP和FPGA、采用中頻數(shù)字化方法，以及QPSK擴(kuò)頻調(diào)制技術(shù)來(lái)實(shí)現(xiàn)圖像的無(wú)線傳輸。對(duì)擴(kuò)頻通信系統(tǒng)的同步問(wèn)題提出了一種實(shí)現(xiàn)方法，并給出了部分實(shí)驗(yàn)結(jié)果。關(guān)鍵詞：圖像傳輸；擴(kuò)頻通信；同步；FP

電子設(shè)計(jì)自動(dòng)化
2011-05-26

FPGA 圖像傳輸系統(tǒng) DSP FIFO

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FIFO

基于DSP的核信號(hào)采集系統(tǒng)通訊接口原理及設(shè)計(jì)

基于DSP的核信號(hào)采集系統(tǒng)通訊接口原理及設(shè)計(jì)

淺談增強(qiáng)并行口EPP的便攜式數(shù)據(jù)采集系統(tǒng)應(yīng)用

基于PC104的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

高速狀態(tài)下使用CPLD實(shí)現(xiàn)狀態(tài)機(jī)的辦法

基于FPGA的SPI4.2接口設(shè)計(jì)

高速雙路數(shù)據(jù)采集系統(tǒng)

基于USB2.0技術(shù)的高速雙路數(shù)據(jù)采集系統(tǒng)

基于DSP的JPEG圖像壓縮設(shè)計(jì)

基于DSP的JPEG圖像壓縮設(shè)計(jì)

LabVIEW FPGA模塊實(shí)現(xiàn)FIFO深度設(shè)定

高密度可編程FIFO存儲(chǔ)器在視頻圖像中的應(yīng)用

基于eRM建立自動(dòng)化的驗(yàn)證平臺(tái)

基于eRM建立自動(dòng)化的驗(yàn)證平臺(tái)

嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

通過(guò)先進(jìn)的高性能UART提高串行I/O的連接性能

賽普拉斯推出高容量FIFO存儲(chǔ)器

星載電子設(shè)備多余物數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實(shí)現(xiàn)

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