TSMC
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DB HiTek，功率半導(dǎo)體需求恢復(fù)，開工率上升
開工率上升至80%左右，這得益于在滿負(fù)荷狀態(tài)下持續(xù)增加新產(chǎn)品開發(fā) 全球200多個(gè)客戶公司和每年開發(fā)約600款新產(chǎn)品 獲得BCDMOS(復(fù)合電壓元件)技術(shù)認(rèn)證，成為業(yè)界一流企業(yè) DB HiTek在中國大陸IC設(shè)計(jì)公司中的地位與TSMC相提并論 韓國首爾202...
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臺(tái)積電第三季度7納米及更先進(jìn)制程占晶圓總收入54%
臺(tái)積電(TSMC)公布2022年第三季度業(yè)績。第三季度合并營收為6131.4億元新臺(tái)幣，上年同期為4146.7億元新臺(tái)幣，同比增長47.9%，環(huán)比增長14.8%；凈利潤2808.7億元新臺(tái)幣，上年同期新臺(tái)幣1562.6億元。同比增長79.7%，環(huán)比增長18.5%。第三季度，臺(tái)積電...
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臺(tái)積電將全年資本支出下調(diào)至360億美元
臺(tái)積電(TSMC)宣布將全年資本支出下調(diào)至360億美元，這也是繼三個(gè)月前第一次下修后，再一次下調(diào)資本支出預(yù)測，降幅約兩成，被市場視為半導(dǎo)體市場放緩的重要訊號(hào)。此前預(yù)估的2022年資本支出目標(biāo)400億至440億美元。臺(tái)積電調(diào)降資本開支的主因是近期半導(dǎo)體庫存調(diào)整超乎預(yù)期，加上通貨膨脹...
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產(chǎn)值高達(dá)272.8億美元，第三季晶圓代工廠商營收排名
12月2日，TrendForce集邦咨詢發(fā)布報(bào)告稱，隨著晶圓代工廠新增產(chǎn)能逐步放量，以及平均售價(jià)持續(xù)拉漲帶動(dòng)，第三季度晶圓代工產(chǎn)值高達(dá)272.8億美元，季增11.8%，已連續(xù)九個(gè)季度創(chuàng)下歷史新高。其中，臺(tái)積電（TSMC）在蘋果iPhone新機(jī)發(fā)布帶動(dòng)下，第三季度營收達(dá)148.8億...
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中芯國際14nm工藝獲華為認(rèn)可、轉(zhuǎn)單 臺(tái)積電回應(yīng)：不擔(dān)心
針對(duì)華為芯片代工轉(zhuǎn)單中芯國際的傳聞，臺(tái)積電今天回應(yīng)稱，不擔(dān)心市場份額會(huì)下降，反而會(huì)增加。 作為國內(nèi)最大的半導(dǎo)體芯片設(shè)計(jì)公司，華為的芯片制造幾乎都是臺(tái)積電TSMC代工的，包括最新的5G芯片，除了目前的麒
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臺(tái)積電英文名TSMC應(yīng)該大寫還是小寫？“迷信”造就今日成功
臺(tái)積電，是全球第一大晶圓代工公司，最近幾年來臺(tái)積電率先推出新一代制程工藝，風(fēng)頭比以往的半導(dǎo)體大哥Intel還要?jiǎng)?，尤其?018年率先量產(chǎn)7nm工藝以來，臺(tái)積電成了香餑餑，蘋果、華為、AMD等公司都要
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Mentor Tanner模擬/混合信號(hào)工具獲得TSMC模擬IC設(shè)計(jì)專有工藝認(rèn)證
?Mentor,a Siemens business日前宣布，其Tanner?模擬/混合信號(hào)(AMS)設(shè)計(jì)工具—Tanner S-Edit原理圖輸入工具和Tanner L-Edit版圖編輯器—現(xiàn)已獲得認(rèn)證，可用于TSMC的可互操作的PDK(iPDK)，適用于廣泛的TSMC專有工藝技術(shù)，以實(shí)現(xiàn)高產(chǎn)量的模擬IC設(shè)計(jì)。
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蘋果宣布已有44家供應(yīng)商支持環(huán)保生產(chǎn)，包括富士康和TSMC
蘋果去年開始聯(lián)合供應(yīng)鏈的合作伙伴一起搞環(huán)保生產(chǎn)，而在最新的公布中，蘋果表示已經(jīng)有44家供應(yīng)商支持了他們的清潔能源生產(chǎn)。
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面向下一代云到邊緣基礎(chǔ)設(shè)施，Arm、Cadence、Xilinx聯(lián)合推出基于臺(tái)積電7nm工藝的首款A(yù)rm Neoverse系統(tǒng)開發(fā)平臺(tái)
Arm、Cadence Design Systems, Inc. (NASDAQ: CDNS) 和Xilinx, Inc. (NASDAQ: XLNX)今日宣布，聯(lián)合推出基于全新Armò Neoverse™ N1的系統(tǒng)開發(fā)平臺(tái)，該平臺(tái)將面向下一代云到邊緣基礎(chǔ)設(shè)施，并已在TSMC7納米FinFET工藝上得到全面硅驗(yàn)證。
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新思科技Design Platform全面支持TSMC多裸晶芯片3D-IC封裝技術(shù)
新思科技(Synopsys, Inc.)宣布，新思科技Design Platform全面支持TSMC WoW直接堆疊和 CoWoS®先進(jìn)封裝技術(shù)。Design Platform支持與3D IC參考流程相結(jié)合，幫助用戶在移動(dòng)計(jì)算、網(wǎng)絡(luò)通信、消費(fèi)和汽車電子等應(yīng)用中部署高性能、高連接性的多裸晶芯片技術(shù)。
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針對(duì)ADAS設(shè)計(jì)，新思科技推出支持TSMC 7nm工藝技術(shù)的汽車級(jí)IP
新思科技(Synopsys, Inc.)宣布，推出支持TSMC 7nm FinFET工藝技術(shù)的汽車級(jí)DesignWare®Controller和PHY IP。DesignWare LPDDR4x、MIPI CSI-2、D-PHY、PCI Express 4.0以及安全I(xiàn)P在TSMC 7nm工藝技術(shù)實(shí)現(xiàn)了先進(jìn)的汽車設(shè)計(jì)規(guī)則，以滿足ADAS和自動(dòng)駕駛芯片的可靠性及運(yùn)行要求.
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Synopsys設(shè)計(jì)平臺(tái)獲得TSMC工藝認(rèn)證，支持高性能7nm+工藝技術(shù)
Synopsys設(shè)計(jì)平臺(tái)獲得TSMC工藝認(rèn)證，支持高性能7-nm FinFET Plus工藝技術(shù)，已成功用于客戶的多個(gè)設(shè)計(jì)項(xiàng)目。 針對(duì)7-nm FinFET Plus工藝的極紫外光刻技術(shù)，IC Compiler II 進(jìn)行了專門的優(yōu)化，進(jìn)一步節(jié)省芯片面積。 采用TSMC的Wafer-on-Wafer®(WoW)技術(shù)，平臺(tái)內(nèi)全面支持多裸晶芯片堆疊集成，從而提高生產(chǎn)效率，加快實(shí)現(xiàn)大批量生產(chǎn)。
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Mentor擴(kuò)展解決方案以支持TSMC 7nm FinFET Plus和 12nm FinFET工藝技術(shù)
Mentor, a Siemens business 今日宣布 Mentor Calibre® nmPlatform 和 Analog FastSPICE™ (AFS™) Platform 獲得 TSMC 12nm FinFET Compact Technology (12FFC) 和最新版本 7nm FinFET Plus 工藝的認(rèn)證。Nitro-SoCTM 布局和布線系統(tǒng)也通過了認(rèn)證，可以支持 TSMC 的 12FFC 工藝技術(shù)。
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Synopsys與TSMC共同開發(fā)12nm FinFET制程的接口、模擬及基礎(chǔ)IP
新思科技近日宣布：與臺(tái)灣集成電路制造股份有限公司(TSMC)共同開發(fā)用于TSMC 12FFC制程的DesignWare®接口、模擬及基礎(chǔ)IP。
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Cadence獲得TSMC 7nm工藝技術(shù)認(rèn)證
楷登電子近日正式宣布與臺(tái)灣積體電路制造股份有限公司(TSMC)取得的多項(xiàng)合作成果，進(jìn)一步強(qiáng)化面向移動(dòng)應(yīng)用與高性能計(jì)算(HPC)平臺(tái)的7nm FinFET工藝創(chuàng)新。Cadence® 數(shù)字簽核與定制/模擬電路仿真工具獲得TSMC 7nm工藝 v1.0設(shè)計(jì)規(guī)則手冊(cè)(DRM)認(rèn)證及SPICE認(rèn)證。合作期間，Cadence開發(fā)了包括多種解決方案的全新工藝設(shè)計(jì)包(PDK)，進(jìn)一步實(shí)現(xiàn)功耗、性能和面積(PPA)優(yōu)化。
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Cadence獲得TSMC 7nm工藝技術(shù)認(rèn)證
內(nèi)容概要：·憑借為TSMC 7nm工藝打造的定制/模擬電路仿真與數(shù)字工具套件，Cadence獲得TSMC v1.0設(shè)計(jì)認(rèn)證及SPICE認(rèn)證。該套件旨在優(yōu)化移動(dòng)應(yīng)用與高性能應(yīng)用的計(jì)算設(shè)
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Cadence與TSMC合作12FFC工藝技術(shù)，驅(qū)動(dòng)IC設(shè)計(jì)創(chuàng)新
楷登電子(美國 Cadence 公司)今日正式公布其與臺(tái)灣積體電路制造股份有限公司(TSMC)全新12nm FinFET緊湊型(12FFC)工藝技術(shù)開發(fā)的合作內(nèi)容。憑借Cadence® 數(shù)字與Signoff解決方案、定制/模擬電路仿真解決方案及IP，系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)師可以利用12FFC工藝開發(fā)正在快速發(fā)展的中端移動(dòng)和高端消費(fèi)電子應(yīng)用。上述應(yīng)用對(duì)PPA性能(功耗、性能和面積)的要求更高，為此，Cadence正與12FFC工藝的早期客戶開展緊密合作。
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TSMC的5nm工藝預(yù)計(jì)在2019年試產(chǎn)，已著手3nm工藝研發(fā)
對(duì)TSMC臺(tái)積電來說，他們的工藝之前確實(shí)落后Intel一兩代，但在10nm節(jié)點(diǎn)開始彎道超車，未來的工藝發(fā)展速度更是(官方宣傳中)超過了Intel，2018年打算量產(chǎn)7nm，而2019年則會(huì)試產(chǎn)5nm工藝，現(xiàn)在也著手研發(fā)更先進(jìn)的3nm工藝了。
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TSMC與Mentor Graphics攜手合作，為全新InFO技術(shù)變型提供設(shè)計(jì)和驗(yàn)證工具
Mentor Graphics 公司宣布，TSMC 擴(kuò)展與 Mentor Graphics 的合作，將 Xpedition® Enterprise 平臺(tái)與 Calibre® 平臺(tái)相結(jié)合，在多芯片和芯片-DRAM 集成應(yīng)用中為 TSMC 的InFO(集成扇出)封裝技術(shù)提供設(shè)計(jì)和驗(yàn)證。
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臺(tái)積電宣布10nm完工 7nm/5nm也在路上了
2015年Intel、三星、TSMC都已量產(chǎn)16/14nm FinFET工藝，下一個(gè)節(jié)點(diǎn)是明年的10nm，而10nm之后的半導(dǎo)體制造工藝公認(rèn)越來越復(fù)雜，難度越來越高，甚至可能讓摩爾定律失效，需要廠商拿出更多投資研發(fā)新技術(shù)新材料。
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