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芯片驗(yàn)證工程師

所屬頻道 公眾號(hào)精選

  • 聊聊`uvm_*_imp_decl的底層實(shí)現(xiàn)原理

    宏是任何軟件中不可或缺的組成部分，通用驗(yàn)證方法(UVM)庫也不例外。在日常編程中應(yīng)該盡可能地使用宏，以避免書寫重復(fù)的代碼，同時(shí)通過不同的宏可以區(qū)分不同的版本。對(duì)于uvm中的宏`uvm_*_imp_decl，可以定義了特殊的imp端口，使一個(gè)組件能夠?qū)崿F(xiàn)一個(gè)TLM接口的多個(gè)實(shí)例化。...

  • 面向?qū)ο蟮腟ystemVerilog

    SystemVerilog引入了面向?qū)ο蟮乃枷?。?duì)象句柄為語言提供了一種安全的、類似于指針的機(jī)制。類提供了繼承和抽象建模的能力，這就將不帶有任何類型安全性問題的C函數(shù)指針的優(yōu)點(diǎn)引入到了SystemVerilog中，因此它為Verilog帶來了真正的多態(tài)性。它包含了數(shù)據(jù)以及對(duì)數(shù)據(jù)進(jìn)...

  • UVM的三個(gè)特點(diǎn)

    a.?基于事務(wù)級(jí)的驗(yàn)證框架UVM?是一個(gè)事務(wù)級(jí)（TBV,TransactionBasedVerification）的驗(yàn)證模型框架，解決了用低層次的信號(hào)比特或比特向量的形式帶來效率較低的問題。在事務(wù)級(jí)的驗(yàn)證中，低層次的信號(hào)活動(dòng)被抽象成一個(gè)事務(wù)操作，這樣可以通過高層次事務(wù)操作來描述各...

  • 娛樂貼：一個(gè)芯片tape out失敗的搞笑案例

    一個(gè)原NV的同事提到臺(tái)積電的時(shí)候咬牙切齒。問其原因，他說臺(tái)積電因?yàn)楹芷孑獾脑蜃屗麄僼apeout失敗過一次。某年，NV要搞一個(gè)新的芯片，讓臺(tái)積電tapeout和生產(chǎn)。正好遇上臺(tái)積電要工藝升級(jí)之類，那條流水線要暫停4個(gè)月。NV就說行啊，在暫停之前還有一個(gè)多月，把這個(gè)基本好了的先t...

  • UVM中的6個(gè)關(guān)鍵機(jī)制

    UVM內(nèi)建了許多關(guān)鍵的處理機(jī)制，幫助實(shí)現(xiàn)驗(yàn)證工程師需要的功能。a.Factory機(jī)制Factory機(jī)制是產(chǎn)生通用代碼的一種典型的軟件設(shè)計(jì)思路。在功能驗(yàn)證中，引入的類經(jīng)常需要變化。例如，在許多測試中我們可能需要給事務(wù)增加更多的約束或字段，或者想在整個(gè)環(huán)境中或僅僅一個(gè)單接口中使用新的...

  • uvm中一些組件的概述

    1.driver用于向DUT輸入測試激勵(lì)，滿足DUT對(duì)時(shí)序的要求。典型的driver重復(fù)地接收數(shù)據(jù)項(xiàng)并將其驅(qū)動(dòng)給DUT。例如，driver在一段時(shí)鐘周期中通過控制讀/寫信號(hào)、地址總線和數(shù)據(jù)總線實(shí)現(xiàn)一個(gè)寫操作。2.sequencer用于調(diào)度向DUT發(fā)送激勵(lì)的順序，滿足DUT對(duì)不同順...

  • UVM 中三個(gè)重要的類

    UVM中所有的類都有一個(gè)共同的基類：uvm_void類。它沒有數(shù)據(jù)成員，也沒有成員函數(shù)。由uvm_void類擴(kuò)展得到了兩個(gè)子類，分別為uvm_object類和uvm_port_base類。其中uvm_object類是UVM中所有的實(shí)體（包括component和transactio...

  • UVM 的通信方式概述

    首先我們需要知道通信的雙方都是要有通信接口的，另外需要商議好的通信方式，UVM也是這樣做的，其定義了三種通信接口和三種通信方式，不同的通信接口對(duì)應(yīng)不同的通信方式。UVM定義了組件之間的三種通信類型，分別為PUT、GET、TRANSPORT。PUT是組件A將一個(gè)transactio...

  • 為什么必須做功能覆蓋率？and How ？

    什么是功能覆蓋率？驗(yàn)證中的覆蓋率分功能覆蓋率和代碼覆蓋率兩種，斷言覆蓋率可歸類為功能覆蓋率。顧名思義，功能覆蓋率用于衡量設(shè)計(jì)中有多少功能被覆蓋到了，被驗(yàn)證了，而代碼覆蓋率則是衡量代碼實(shí)現(xiàn)中有多少語句被執(zhí)行到了。前者是基于設(shè)計(jì)的源頭，而后者是基于設(shè)計(jì)的最終實(shí)現(xiàn)，源頭是本，實(shí)現(xiàn)是末。...

  • 什么是競爭冒險(xiǎn)？如何避免？

    競爭冒險(xiǎn)這個(gè)含義其實(shí)廣泛存在各個(gè)領(lǐng)域，本質(zhì)上是指當(dāng)兩個(gè)或多個(gè)進(jìn)程同時(shí)訪問一個(gè)相同對(duì)象的場景。組合邏輯環(huán)moduleCMBLOP(o,a,b,c);outputo;inputa,b,c;rego;wirem=a|o;wiren=b|m;always@(corn)o=c|n;endm...

  • 概述UVM中analysis port

    如果testbench中monitor的數(shù)據(jù)有多個(gè)分析用途（例如存在多個(gè)RM），我們最好在不同的組件中獨(dú)立地進(jìn)行處理。這就導(dǎo)致了一對(duì)多的port連接（廣播，也可以稱之為觀察者OOP設(shè)計(jì)模式）。信息源執(zhí)行單個(gè)寫操作向所有觀察者廣播數(shù)據(jù)。所有其他UVM?TLM?ports?和expo...

  • 驗(yàn)證工程師面試題：找出這個(gè)verilog中的bug（corner?case）

    下面是一個(gè)小的真實(shí)verilog代碼，具有異步set/reset邏輯（低電平有效）的觸發(fā)器模型。這個(gè)verilog模型可以正確地綜合，但在一個(gè)cornercase情況下仿真結(jié)果不正確。這個(gè)cornercase是什么？always_ff@(posedgeclkornegedgers...

  • 一個(gè)簡單的斷言(SVA)示例

    斷言的英文是Assertion，就是對(duì)一些設(shè)計(jì)屬性的推斷。大型的硬件設(shè)計(jì)中會(huì)有各種各樣的協(xié)議接口。這些協(xié)議接口定義中一般都會(huì)有include文件，這些include文件中包含了接口的斷言描述，主要用于協(xié)議的時(shí)序檢查。除了這種把斷言語句放到接口協(xié)議里還可以放到具體的design里面...

  • IC驗(yàn)證老兵給化學(xué)材料女生轉(zhuǎn)ic的一些參考

    本人IC驗(yàn)證老兵，看過不少簡歷，也面試過不少人。關(guān)于IC驗(yàn)證說一點(diǎn)個(gè)人看法供參考。IC驗(yàn)證這東西門檻看起來是芯片內(nèi)最低的，學(xué)過數(shù)電，會(huì)面向?qū)ο蟪绦蛟O(shè)計(jì)的基礎(chǔ)足夠了，畢業(yè)生想提高競爭力的話，自學(xué)SV和UVM，履歷比一般沒有實(shí)習(xí)經(jīng)驗(yàn)的人要強(qiáng)一些。但驗(yàn)證這東西并不只是編程，想做好的話，...

  • 學(xué)計(jì)算機(jī)專業(yè)的痛苦本質(zhì)是什么？

    切記不要淪陷在無窮無盡的技術(shù)浪潮中，痛苦的來源就是你沒有看清計(jì)算機(jī)，計(jì)算機(jī)要做的事情究竟是什么，沒有看清楚核心內(nèi)容就去學(xué)，你很難跨過35歲門檻。只是從技術(shù)方面說，不談未來轉(zhuǎn)管理的角度，最近看了好多phD的paper，也稍微理解了一點(diǎn)點(diǎn)計(jì)算機(jī)的本質(zhì)，說白了，整個(gè)計(jì)算機(jī)世界的軟件層面...