我們經(jīng)常遇到的問(wèn)題就是：我應(yīng)該怎么加載我定義的class，是用import的方式還是`include的方式？為了解答這個(gè)問(wèn)題，首先應(yīng)該對(duì)systemverilog的類型機(jī)制有更多的了解，特別是強(qiáng)弱類型轉(zhuǎn)換機(jī)制(strongandweaktyping)。在編程語(yǔ)言中，相反于在不同類...
如今，消費(fèi)者對(duì)芯片的特性要求以及驗(yàn)證的復(fù)雜度呈同樣的指數(shù)級(jí)增長(zhǎng)。例如，消費(fèi)者自然而然地會(huì)希望汽車(chē)芯片在汽車(chē)整個(gè)行駛過(guò)程中都是正常的，也并不期望因?yàn)樾酒瑔?wèn)題導(dǎo)致服務(wù)器宕機(jī)而無(wú)法訪問(wèn)到想要的數(shù)據(jù)。這些業(yè)務(wù)上的需求，正是驗(yàn)證最本質(zhì)上的驅(qū)動(dòng)。?以一個(gè)簡(jiǎn)單的交通燈控制器為例。在經(jīng)過(guò)一些市場(chǎng)...
對(duì)于一個(gè)DUT怎么去驗(yàn)證它在fault情況下的響應(yīng)？比如在transaction中有fault信息時(shí)，DUT理想的行為是對(duì)某一寄存器置位。對(duì)于寄存器的檢查應(yīng)該放在哪一個(gè)位置呢？中斷驗(yàn)證的一個(gè)難點(diǎn)，項(xiàng)目中一般對(duì)中斷的要求就是出現(xiàn)錯(cuò)誤時(shí):1、中斷要能上報(bào)出去2、第一個(gè)中斷info能夠...
“隨著數(shù)字集成電路IP的集成度越來(lái)越高,越來(lái)越完備,對(duì)于非IPVendor的驗(yàn)證者,驗(yàn)證(對(duì)于設(shè)計(jì)也是同樣)的空間越來(lái)越小,越來(lái)越接近于讀文檔,下配置。那么其工作的價(jià)值體現(xiàn)在什么地方呢?驗(yàn)證工程師該如何應(yīng)對(duì)?”Aengineer'svalueis:understanddocume...
“我發(fā)現(xiàn)平時(shí)工作的時(shí)候大多數(shù)的驗(yàn)證環(huán)境都是從以前項(xiàng)目移植過(guò)來(lái)的，真正自己從零開(kāi)始的很少。這樣會(huì)不會(huì)導(dǎo)致自己驗(yàn)證技能其中之一搭建平臺(tái)的退化。”驗(yàn)證工程師最核心的能力究竟是什么？搭建一個(gè)環(huán)境感覺(jué)沒(méi)什么難度，但是想搭建一個(gè)好的環(huán)境需要經(jīng)驗(yàn)積累。尤其比較大的項(xiàng)目中，如何做到環(huán)境的可復(fù)用性...
我是一名微電子的博士生，在歐洲工作了有7年，比不上其他工作20年的大佬，就對(duì)技術(shù)方面的不做贅述了，因?yàn)樽约阂恢币詠?lái)喜歡看歷史，包括西方這五百年以來(lái)的發(fā)展史，有個(gè)一知半解，就想從歷史長(zhǎng)河的角度上談一下對(duì)這個(gè)問(wèn)題的看法。西方的迅速發(fā)展史始于哥倫布的大航海。哥倫布是1492年發(fā)現(xiàn)新大陸...
UVM?factory允許一個(gè)類在構(gòu)造時(shí)被派生類替換。這對(duì)于更改testbench的行為很有用，它將一個(gè)類替換為另一個(gè)類，而無(wú)需編輯或重新編譯testbench代碼。為了使factoryoverride發(fā)揮作用，需要遵循許多編碼約定的先決條件。主要存在component（實(shí)例替換...
設(shè)計(jì)分2種，一種叫前向設(shè)計(jì)，另一種叫后向設(shè)計(jì)。?后向設(shè)計(jì)就是我們只知道需求，知道要實(shí)現(xiàn)什么功能，但是暫時(shí)腦子里還沒(méi)有具體的結(jié)構(gòu)。多數(shù)時(shí)候都是后向設(shè)計(jì)。此時(shí)，先開(kāi)始把module的input和output寫(xiě)好。然后從output的信號(hào)出發(fā)，反推它與inputs的關(guān)系，這個(gè)過(guò)程中也可...
"在設(shè)計(jì)RTL上加assertion一般和什么有關(guān)呢？芯片類型？設(shè)計(jì)人員素質(zhì)？項(xiàng)目需求？還是其他因素呢"很多規(guī)范都可以做出成功的芯片，甚至有些公司根本就沒(méi)有什么規(guī)范，開(kāi)發(fā)人員根本不按規(guī)范做也能做出成功的芯片。作為工程人員，用不用規(guī)范、怎么規(guī)范不僅僅是看能不能做出成功的芯片，更要考...
工程是大多數(shù)時(shí)代的特征。?回想幼時(shí)經(jīng)常被寫(xiě)進(jìn)作文里的理想，成為工程師肯定是其中一個(gè)，雖然彼時(shí)對(duì)所謂的“工程”絲毫沒(méi)有概念。如果說(shuō)有，可能第一感覺(jué)“工程”就是像經(jīng)常看見(jiàn)的父親他們?cè)诠さ厣隙６＿堰训钠龃u蓋房子，他們是“建筑工程師”?；蛘哂矛F(xiàn)在流行的話叫“規(guī)則長(zhǎng)方體固體物質(zhì)空間移動(dòng)工程...
package是SystemVerilog語(yǔ)言的一種數(shù)據(jù)結(jié)構(gòu)，它允許將相關(guān)的聲明和定義打包在同一個(gè)namespace中。package可能包含類型定義、常量聲明、函數(shù)和類模板。要想在某個(gè)作用域內(nèi)使用package，必須先導(dǎo)入該包。package是組織代碼和確保類型一致的有效方法，...
?UVM中的消息有三種屬性，分別是：嚴(yán)重度（severity）、冗余度（verbosity）、以及消息的關(guān)聯(lián)行為，此外還有消息的標(biāo)簽ID。UVM的消息機(jī)制基于該三種屬性和標(biāo)簽ID，實(shí)現(xiàn)對(duì)消息的處理。a.嚴(yán)重度(severity)：在調(diào)試和仿真的過(guò)程中，我們需要輸出消息，那么如何區(qū)...
a.輸出方式和屬性賦值UVM提供了四個(gè)函數(shù)來(lái)完成uvm框架內(nèi)不同嚴(yán)重度消息的輸出，同時(shí)通過(guò)函數(shù)定義了消息的冗余度、關(guān)聯(lián)ID和關(guān)聯(lián)行為。uvm_report_info(stringid,stringmessage,intverbosity=UVM_MEDIUM,stringfile...
在UVMtestbench開(kāi)始發(fā)送激勵(lì)之前，必須構(gòu)建其組件層次結(jié)構(gòu)以及驗(yàn)證組件之間的連接關(guān)系。UVMtestbench的第一階段(phase)是buildphase,在此階段自上而下地實(shí)例化組成驗(yàn)證環(huán)境層次結(jié)構(gòu)中的各個(gè)uvm_component類。當(dāng)在頂層的initial語(yǔ)句塊中...
配置對(duì)象可以通過(guò)使用uvm_config_db::set方法中的路徑參數(shù)來(lái)分別控制，更常見(jiàn)的做法是層次化配置對(duì)象和配置過(guò)程。這樣中間驗(yàn)證組件也可以進(jìn)行一些配置，即在中間組件中對(duì)上層的配置對(duì)象進(jìn)行解析，然后再打包相應(yīng)的配置對(duì)象給下層組件。?下面是一個(gè)SPIblocklevel驗(yàn)證環(huán)...
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